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调用 Netgen 1.5.275 做 LVS 对比：综合网表 vs Magic 提取的 SPICE，必须 match 才能 signoff。触发场景：(1) bba-guru-pd extract 后做 LVS；(2) 显式 /bb-invoke-netgen。
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基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
| name | bb-invoke-netgen |
| description | 调用 Netgen 1.5.275 做 LVS 对比：综合网表 vs Magic 提取的 SPICE，必须 match 才能 signoff。触发场景：(1) bba-guru-pd extract 后做 LVS；(2) 显式 /bb-invoke-netgen。 |
| user-invocable | true |
对比 schematic netlist（综合 netlist.v）与 layout netlist（Magic extracted.spice），输出 LVS 报告，必须 match。
bba-guru-pdbb-invoke-magic(action=extract)| arg | type | required | 说明 |
|---|---|---|---|
| schematic_netlist | path | true | designs/<name>/synth/netlist.v |
| layout_netlist | path | true | designs/<name>/pd/extracted.spice |
| tech_file | path | true | ASAP7 netgen setup file（.tcl） |
| top_module | string | true | — |
| design_name | string | true | — |
| stamp | string | false | <auto YYYYMMDD-HHMMSS> |
| field | 值 |
|---|---|
artifact_path | designs/<name>/pd/lvs_report.txt |
log_path | designs/<name>/pd/netgen_<stamp>.log |
match | bool（"Circuits match uniquely"） |
discrepancies | [{kind, instance, schematic, layout}] |
valid | bool |
error | string|null |
scripts/render_netgen.py 生成 batch 命令：
netgen -batch lvs \
"designs/<name>/pd/extracted.spice <top>" \
"designs/<name>/synth/netlist.v <top>" \
<tech_file> \
designs/<name>/pd/lvs_report.txt
scripts/run_netgen.py：
source ~/wrk/eda_opensources/eda_env.shnetgen -batch lvs --version 2>&1 | grep "1.5" 否则 VERSION_MISMATCHtimeout 600 netgen -batch lvs <args> > <log> 2>&1exit:<rc>scripts/parse_lvs.py 扫描 lvs_report.txt：
Circuits match uniquely. → match=trueCircuits differ → match=false，提取后续 Net mismatch / Device mismatch 段为 discrepancies写 lvs_<stamp>.json。
返回 JSON。bba-guru-pd：
bb-invoke-opensta(mode=post_pd)synth-needs-fix| 状态 | 行动 |
|---|---|
| match=true | 进 post-PD STA |
| match=false | 开 synth-needs-fix |
VERSION_MISMATCH | 修 eda_env.sh |
| Phase 2 timeout（600s） | error="LVS_TIMEOUT" |
scripts/render_netgen.py、scripts/run_netgen.py、scripts/parse_lvs.pyreferences/asap7_netgen_setup.md — setup file 与 device mapGotcha/lvs_pitfalls.md — 黑盒、port order、电源 net 命名