Generate repository-ready ring bus topology Python and test driver files from a markdown architecture description, then optionally run the generated test script to produce build_logic RTL output and execute rtl_qc VCS compilation. Use when the user provides a .md ring bus architecture, wants MemTopo.py plus test_xxx.py, asks for markdown to rtl generation, ring_for_pd style topology generation, or wants an end-to-end markdown to build_logic to VCS flow.
Use when processing RTL modules at the microarchitecture level - including FIFO, state machines, counters, arbiters, decoders, or any Verilog/SystemVerilog hardware design. Load this skill immediately upon identifying RTL design tasks, before diving into brainstorming，planning or implementation.
verification_workflow 流水线的第 8 步。读取第 4 步输出的 verification-sim-tc-defines.md 中每条 TC 的 Checker 字段，编写两类检查代码：（1）在接口文件中实现 SVA assert property 捕获时序不变式；（2）若 tb-arch 规划了 Scoreboard，实现 Scoreboard 的数据比对逻辑。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。输出为接口文件中的 SVA 属性块 + tb/env/<dut>_scoreboard.sv。触发条件：由 verification_workflow 在第 8 步调用，或用户直接需要为已定义的 TC Checker 生成断言或 Scoreboard 代码时触发。
verification_workflow 流水线的第 7 步。读取第 4 步输出的 verification-sim-tc-defines.md 中每条 TC 的 Coverage 字段，结合第 5 步输出的 verification-tb-arch.md 中的 Monitor/Subscriber 分配，为每条 TC 编写 UVM 功能覆盖率代码（covergroup / coverpoint / bins）。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。输出为 tb/env/<dut>_func_cov.sv 覆盖率收集器文件。触发条件：由 verification_workflow 在第 7 步调用，或用户直接需要为已定义的 TC Coverage 生成功能覆盖率代码时触发。
verification_workflow 流水线的第 6 步。读取第 4 步输出的 verification-sim-tc-defines.md 中每条 TC 的 Stim 字段，结合第 5 步输出的 verification-tb-arch.md 中的 Agent/Sequencer 分配，为每条 TC 编写 UVM Sequence 激励代码。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。输出为 tb/sequences/ 目录下每条 TC 对应的 .sv 激励序列文件。触发条件：由 verification_workflow 在第 6 步调用，或用户直接需要为已定义的 TC Stim 生成 UVM Sequence 代码时触发。
verification_workflow 流水线的第 5 步。读取第 4 步输出的 verification-sim-tc-defines.md，分析所有测试用例三元组的 Stim/Coverage/Checker 需求，决策如何构建基于 UVM 的 Testbench 架构——包括需要哪些组件、组件间的连接关系、哪些组件可复用已有 VIP、哪些组件需要自行开发。输出为 verification-tb-arch.md，包含完整的 TB 组件清单、层次结构图、接口/VIP 决策以及开发任务分配。触发条件：由 verification_workflow 在第 5 步调用，或用户直接需要为一批 SIM 测试用例规划 UVM TB 架构时触发。
verification_workflow 流水线的第 9 步。读取第 5 步输出的 verification-tb-arch.md，实现 UVM Testbench 的结构性骨架（接口 + clocking block、seq_item、Driver、Monitor、Agent、Package、Ref Model、Virtual Sequencer、Env 连接层、Tests、tb_top），并整合第 6~8 步已生成的 sequences / fcov / checker 代码，输出完整 tb_filelist.f。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。触发条件：由 verification_workflow 在第 9 步调用，或用户直接需要为已设计的 TB 架构生成结构性骨架代码时触发。
verification_workflow 流水线的第 4 步。读取第 3 步输出的 verification-strategy.md，筛选所有手段为 SIM 的测试点，并为每个测试点精确定义三元组：Stim（如何触发）、Coverage（系统必须出现的状态）、Checker（系统绝不能出现的状态）。输出为 verification-sim-tc-defines.md，可直接指导 testbench 激励、覆盖组和断言的实现。触发条件：由 verification_workflow 在第 4 步调用，或用户直接需要为 SIM 测试点定义具体用例三元组时触发。