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从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
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SOC 職業分類に基づく
| name | bb-create-floorplan |
| description | 从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。 |
| user-invocable | true |
按 MAS IO ring + clock plan + utilization/aspect_ratio 参数渲染 Magic floorplan TCL。
bba-guru-pdbb-mas（MAS json）、bb-invoke-yosys（netlist）bb-invoke-magic(action=place)| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| mas_path | path | true | — | designs/<name>/mas/mas.json |
| netlist_v | path | true | — | designs/<name>/synth/netlist.v |
| tech_file | path | true | — | ASAP7 Magic tech file |
| design_name | string | true | — | — |
| utilization | float | false | 0.65 | 目标利用率 |
| aspect_ratio | float | false | 1.0 | 宽高比 |
| stamp | string | false | <auto> | — |
| field | 值 |
|---|---|
artifact_path | designs/<name>/pd/floorplan_<stamp>.magic.tcl |
script_path | designs/<name>/pd/gen_fp_<stamp>.py |
io_count | int |
utilization | float |
valid | bool |
error | string|null |
# Auto-generated by bb-create-floorplan
# design: <name> util: <util> aspect: <ar>
# Read LEF for technology/cell definitions
readspice <netlist_spice>
# Or if using DEF-based flow:
# def read <design>.def
tech load <tech_file>
floorplan -utilization <util> -aspectratio <ar>
# IO placement (from MAS.pad_list / io_ring)
place_io -side N -pads { vdd vss }
place_io -side E -pads { rx_data[7:0] }
# ...
# Clock buffers (from MAS.clock_plan)
add_clock_buffer -net clk -buffer BUFX4_ASAP7
scripts/render_fp_py.py 渲染 Python：
import json
mas = json.load(open(mas_path))
io_ring = mas["io_ring"]
pad_list = mas["pad_list"]
clk_plan = mas.get("clock_plan", {})
# 按 io_ring side 分组 pads，渲染 TCL
timeout 120 uv run python <script_path> > <artifact_path> 2> <log>
scripts/parse_fp.py：
place_io 行数 → io_count返回 JSON。bba-guru-pd 调 bb-invoke-magic(action=place, layout_input=artifact)。
| 状态 | 行动 |
|---|---|
| valid=true | 进 Magic place |
| io_count 不匹配 | 修正参数映射重试 |
| DRC fail（下游反馈） | 调 utilization/aspect_ratio 重生成 |
scripts/render_fp_py.py、scripts/run_fp_gen.py、scripts/parse_fp.pyassets/floorplan.tcl.tmplreferences/asap7_io_pads.md — ASAP7 可用 pad 单元Gotcha/floorplan_pitfalls.md基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
统一质量门禁：RTL / 综合 / 测试 / PD 四阶段验收。调用共享 gate_runner.py 参数化。触发：(1) bba-guru-* 在阶段结束时调用；(2) 显式 /bb-gate <domain>。