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在 AST JSON 上做信号路径追踪：source → sink 提取跨模块层次的传播路径，判定是否跨时钟域。供 CDC violation 根因分析与 critical path 辅助。触发场景：(1) bb-check-cdc 报 violation 需取证；(2) 综合 critical path 分析；(3) 显式 /bb-trace-signal-path。
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SOC 직업 분류 기준
| name | bb-trace-signal-path |
| description | 在 AST JSON 上做信号路径追踪：source → sink 提取跨模块层次的传播路径，判定是否跨时钟域。供 CDC violation 根因分析与 critical path 辅助。触发场景：(1) bb-check-cdc 报 violation 需取证；(2) 综合 critical path 分析；(3) 显式 /bb-trace-signal-path。 |
| user-invocable | true |
读取 bb-parse-ast 产出的 AST JSON，DFS 跟踪 source 信号到 sink 的赋值/连线链，输出路径节点列表 + CDC 标记。
bba-guru-synthesis、bb-check-cdcbb-parse-ast（或 fallback）| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| ast_path | path | true | — | AST JSON |
| source_signal | string | true | — | 完整 hierarchical path：top.inst.sub.sig 或 模块本地：<module>.<signal>（fix M-11） |
| sink_signal | string | true | — | 同 source_signal 格式 |
| design_name | string | true | — | — |
| max_depth | int | false | 50 | DFS 深度上限（防环） |
| stamp | string | false | <auto> | — |
接受两种 source 格式：
top.u_rx.fifo.wr_data — 全局唯一uart_rx.rx_data — 当跨同名实例时歧义，trace 在歧义时返回多条 path| field | 值 |
|---|---|
artifact_path | designs/<name>/ast/signal_path_<stamp>.json |
script_path | designs/<name>/ast/trace_<stamp>.py |
source | str |
sink | str |
path | [{module, signal, line, op}] |
crosses_clock_domain | bool |
valid | bool |
error | string|null |
scripts/render_trace_py.py 渲染 Python：
import json
ast = json.load(open(ast_path))
path, cdc = trace(ast, source_signal, sink_signal, max_depth)
json.dump({"path": path, "crosses_clock_domain": cdc}, open(out, "w"))
trace() 实现：以 source 为起点，按 cont_assign / non_blocking_assign / port_connection 边 DFS，记录每跳的 module/signal/line/op。
scripts/run_trace.py：timeout 300 uv run python <script_path> > <log> 2>&1
scripts/parse_trace.py：
path == [] → error="path not found"clk_domain 与下一跳不同 → crosses_clock_domain=true返回 JSON。调用方据 crosses_clock_domain + path 决定开 CDC issue 或调整 RTL。
| 状态 | 行动 |
|---|---|
| valid=true | 提供详细 path |
path not found | AST 不完整 / 信号名错；切 fallback 重解析 |
| 超 max_depth | error="trace depth exceeded"（疑似环） |
scripts/render_trace_py.py、scripts/run_trace.py、scripts/parse_trace.pylib/cdc_classifier.py — 节点 clock domain 推断references/ast_traversal_rules.md基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。