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生成模块接线图、引脚映射与接线表（scope-A 核心交付，解放硬件 lane）。当用户要"出接线图/连线图""分配引脚/pinmap""怎么接线""harness/线束"时使用。把 BOM 里各模块的对 MCU 引脚映射到主控可用引脚，产出 contracts/pinmap.yaml（经 pinmux_check 门）+ design/wiring.svg + harness.md，需逐网人工核对。
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SOC 직업 분류 기준
任务板——拉取最新进度、领取派给本 lane 的就绪任务、干完标记完成并自动给下游 lane 派活。当用户说"看板/任务板/我该干啥/领任务/同步进度/标记完成"时使用。基于 git + board/ 文件协同，跨 lane 自动交接。
电控设计流水线的顶层编排入口。当用户想"开始/推进小车电控设计"、问"现在该做哪一步"、要协调硬件/控制/算法三人并行、或不确定该调哪个子 skill 时使用。读 STATUS.md 与 design/ 现状，判断当前阶段，派发下一步并安排三 lane 并行。
生成控制 lane 的固件工程骨架（4 层架构 + 时间片调度 + FSM + PID + VOFA + K230 协议）。当用户要"生成固件/工程骨架""搭固件框架""出 MSPM0/STM32 工程"时使用。复用知识库 08 的分层与调度，引脚据 contracts/pinmap.yaml，K230 收帧用 contracts/protocol.h。控制参数=占位待整定，外设 init 需人工核对。
据已解析的题目（design/problem.yaml）定技术方案并推导系统需求。当用户要"定方案""选主控/视觉路线""出需求表""根据题目决定怎么做"时使用。产出 design/solution.md（技术方案 + 签字需求表 + 子系统清单），需用户签字确认后才进选材。
设计多路隔离供电系统并校验余量。当用户要"设计供电/电源""算电流预算""选稳压/DCDC""分电源轨"时使用。按电机堵转电流（不是标称）算每轨负载，产出 design/power.yaml + power.md，并用 tools/power_budget.py 做确定性校验，需人工批准。
解析当年比赛题目（读题/审题）。当用户把官方题目 PDF/文本放进 inputs/problem/ 并要"读题""审题""解析题目""提取题目要求/限制条款"时使用。产出结构化 design/problem.yaml（限制条款、要求功能、评分、场地、计时），作为后续方案/选材的唯一需求来源。
| name | interconnect |
| description | 生成模块接线图、引脚映射与接线表（scope-A 核心交付，解放硬件 lane）。当用户要"出接线图/连线图""分配引脚/pinmap""怎么接线""harness/线束"时使用。把 BOM 里各模块的对 MCU 引脚映射到主控可用引脚，产出 contracts/pinmap.yaml（经 pinmux_check 门）+ design/wiring.svg + harness.md，需逐网人工核对。 |
lane: 任何模型产 YAML（正确性交 pinmux_check.py） · 门: pinmux PASS + 逐网人工核对
这是 scope-A 的心脏：人照它连线。正确性靠确定性门 + 人工逐网核对，不靠模型"觉得对"。
design/bom.csv（选了哪些模块）+ design/power.yaml（供电轨）+ lib/modules/（接法块）+ contracts/mcu/<MCU>.yaml（引脚能力）。
lib/modules/<block>.yaml，取 to_mcu: true 的脚（PWM/GPIO/UART/I2C/ADC/QEI…）。没有现成块就按 KB 03/04/05 引脚说明补一个最小块到 lib/modules/。contracts/mcu/<MCU>.yaml 给每条网络挑一个支持该功能、且未被占的引脚；同类外设实例（UART/I2C/QEI…）注意不超数量上限。I2C/SPI 总线多模块共享同一对引脚（只占一次）。contracts/pinmap.yaml（结构见 contracts/pinmap.schema.yaml，照 contracts/pinmap.example.yaml）。python tools/pinmux_check.py contracts/pinmap.yaml。FAIL（撞脚/非法功能/超限）就改分配，重跑直到 PASS。python tools/render_wiring.py contracts/pinmap.yaml design/wiring → design/wiring.svg（接线图）+ design/harness.md（接线表）。STATUS.md：硬件 lane 段贴 design/wiring.svg、阶段→可连线；契约版本记 pinmap vX。verified:false 时，pinmux PASS 只保证逻辑自洽；真实引脚复用要 lead 用 SysConfig 核（读手册=多模态）。