xilinx-skills

当用户需要创建 PetaLinux 工程、配置 Linux 内核/rootfs/U-Boot、编写设备树（system-user.dtsi）、添加自定义应用程序 recipe、构建嵌入式 Linux 镜像、打包 BOOT.BIN 启动镜像、生成 WIC SD 卡镜像、部署到 SD 卡/QSPI、通过 QEMU 仿真启动、通过 JTAG 下载调试、动态加载 FPGA 比特流、或解决 PetaLinux 构建/版本问题时使用此技能。涵盖 petalinux-create、petalinux-config、petalinux-build、petalinux-package 全流程命令。当用户提及嵌入式 Linux、Yocto、meta-user、kernel config、rootfs 配置、u-boot、FSBL、PMU firmware、ATF、FIT image、设备树覆盖或 Zynq/MPSoC/Versal Linux 系统构建时触发。如需生成 XSA 文件使用 vivado-synth 和 vivado-impl，如需编写时序约束使用 vivado-constraints，如需硬件调试使用 vivado-debug，如需 PYNQ 镜像构建使用 pynq。

当用户需要为自己定制的开发板或已有开发板创建 PYNQ 工程、编译生成 PYNQ 镜像、定制板卡 BSP、编写板卡 .spec 文件、构建 SD 卡镜像、管理 PetaLinux BSP 层（meta-user、device-tree、kernel patch）、配置 PYNQ packages（pre.sh/qemu.sh/post.sh）、运行 pkgverify.sh 验证包、使用 flashsd.sh 烧写 SD 卡、使用 imgshell.sh 挂载编辑镜像、开发或加载 Overlay（BaseOverlay、自定义 Overlay、xsa overlay 工作流）、解析 HWH 文件、使用 PYNQ Python API（MMIO、DMA、GPIO、Interrupt 等）、在运行 PYNQ 镜像的板卡上编写/调试 Jupyter Notebook 代码时使用此技能。如需生成 bitstream 和 HWH 文件使用 vivado-synth、vivado-impl，如需编写时序约束使用 vivado-constraints，如需 TCL 自动化使用 vivado-tcl，如需硬件调试使用 vivado-debug。

当用户想要使用 axion-hdl 从 YAML 或 HDL 注释生成 AXI4-Lite 寄存器接口，或使用 axion-hdl GUI 模式的时候，使用该技能。

当用户需要实现Vivado工程GIT化的时候使用该技能。

当用户需要查找xilinx官方文档时使用该技能

Vitis HLS 综合助手，用于 C/C++ 到 RTL 转换。涵盖内核开发、pragma 优化、接口配置和综合报告分析。综合后实现使用 vivado-impl，时序分析使用 vivado-analysis，硬件调试使用 vivado-debug。

当用户需要 Vivado 设计分析、时序报告解释或时序收敛方面的帮助时使用此技能。这包括 report_timing 解释（slack 计算、路径分析、时钟 skew/不确定性）、report_timing_summary 签发验证、report_qor_assessment（QoR 评分 1-5，评估类别）、report_qor_suggestions（自动优化建议，.rqs 工作流程）、report_design_analysis（时序路径特性、复杂度/Rent 分析、拥塞分析）、report_methodology（设计规则符合性）、report_utilization（资源使用分析）、report_cdc（时钟域交叉检查）、report_drc（设计规则检查）、report_bus_skew、时序收敛策略（setup/hold 违规解决、拥塞缓解）、消息严重性管理以及设计检查豁免。此技能提供分析和解释知识——如需执行 TCL 命令使用 vivado-tcl，如需修改约束使用 vivado-constraints，如需更改实现策略使用 vivado-impl。

当用户需要为 Vivado FPGA 设计编写 XDC/SDC 时序或物理约束时使用此技能。这包括时钟定义（create_clock、create_generated_clock、虚拟时钟）、I/O 延迟约束（set_input_delay、set_output_delay、DDR 时序）、时序异常（set_false_path、set_multicycle_path、set_max_delay、set_min_delay）、时钟域交叉（CDC）约束（set_clock_groups、set_bus_skew）、时钟不确定性/抖动/延迟、物理约束（IOSTANDARD、PACKAGE_PIN、LOC、Pblock、布局、布线）、XDC 优先级规则、约束作用域（SCOPED_TO_REF）、约束排序优化或约束调试（check_timing、report_exceptions、report_clock_interaction）。当用户提及 XDC、SDC、时序约束、时钟约束、IO 延迟、false path、multicycle path、clock groups 或物理引脚分配时触发。如需时序报告解释和分析使用 vivado-analysis。

当用户需要 Vivado 系统调试、硬件编程或调试核配置方面的帮助时使用此技能。这包括 ILA（集成逻辑分析仪）配置和触发策略、VIO（虚拟 I/O）用于信号监控和控制、JTAG-to-AXI Master 用于生成 AXI 事务、mark_debug 属性和调试探针流程（网表插入、HDL 实例化）、设置调试向导、ILA 交叉触发架构、调试核时序影响和缓解、Vivado 硬件管理器操作、FPGA/SoC 器件编程、Versal 调试架构（AXI4 Debug Hub、CIPS 集成）、SVF 文件编程、调试时钟要求以及常见调试错误故障排除。此技能提供调试策略和决策知识——如需执行 TCL 命令使用 vivado-tcl，如需实现策略使用 vivado-impl，如需时序分析使用 vivado-analysis。

当用户需要 Vivado 实现策略选择和优化方面的帮助时使用此技能。这包括 opt_design（逻辑优化指令和选项）、place_design（布局指令、拥塞分析、PSIP 物理综合）、phys_opt_design（物理优化 - 扇出/布局/布线/SLR 交叉/寄存器优化、hold 修复）、route_design（布线指令、拥塞解决、预布线关键网络）、power_opt_design（时钟门控、BRAM 功耗优化）、增量实现（read_checkpoint -incremental、auto_incremental、reuse 分析）、ECO 流程、实现运行策略（Performance/Congestion/Area 策略）或选择实现指令或解决实现过程中时序/拥塞问题的任何问题。此技能为实现阶段提供决策知识——如需执行 TCL 命令使用 vivado-tcl，如需综合使用 vivado-synth，如需约束使用 vivado-constraints，如需时序报告解释和分析使用 vivado-analysis。

当用户需要 Vivado 仿真策略、流程选择和调试方面的帮助时使用此技能。这包括行为仿真（RTL 功能验证）、综合后仿真（网表功能验证）、实现后时序仿真（SDF 反标注，时序验证）、Vivado 仿真器 xsim 使用（xvlog/xvhdl/xelab/xsim 三步流程，launch_simulation 工程模式）、第三方仿真器集成（Questa/ModelSim/VCS/Xcelium/Riviera/ActiveHDL，compile_simlib，export_simulation）、SAIF/VCD 功耗仿真（open_saif/log_saif，open_vcd/log_vcd，read_saif + report_power）、仿真网表生成（write_verilog -mode funcsim/timesim，write_sdf）、xsim 调试命令（add_force、add_wave、log_wave、add_bp、step、run、restart、get_objects、get_value）、仿真属性和设置、glbl.v 使用，或选择正确仿真方法进行验证或功耗分析的任何问题。

当用户需要 Vivado 综合策略选择、综合属性配置、synth_design 选项调优、资源推断控制（RAM/DSP/SRL/BRAM）、层次结构优化（flatten_hierarchy、KEEP_HIERARCHY）、OOC（离屏）综合、增量综合、RTL linting、块级综合（BLOCK_SYNTH）或任何综合优化决策时使用此技能。当用户提及综合策略、综合指令、综合属性、资源映射控制、FSM 编码、重定时或询问如何优化综合结果以获得更好的面积/时序/功耗时触发。此技能提供决策知识——如需执行 TCL 命令，请使用 vivado-tcl 技能。

当用户想要生成、编写或执行 Vivado/Vitis TCL 脚本用于 FPGA 设计流程时使用此技能。包括创建项目、运行综合/实现、编程设备、使用 IP Integrator 块设计、插入调试核、管理约束、仿真以及任何 Vivado 自动化任务。当用户提及 Vivado、Vitis、FPGA、硬件设计的 TCL 脚本、比特流生成、XDC 约束、ILA/VIO 调试或任何 Xilinx/AMD FPGA 工具链任务时触发。此技能生成并执行 TCL——它不分析 Vivado 输出或报告。对于调试策略和调试核配置决策使用 vivado-debug，对于时序分析使用 vivado-analysis。