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解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
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| name | bb-collect-coverage |
| description | 解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。 |
| user-invocable | true |
读 coverage.dat（verilator）+ sim log（covergroup hits），输出 line/branch/toggle/functional 百分比与未覆盖 bin 列表。
bba-guru-verificationbb-invoke-verilator| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| sim_log | path | true | — | designs/<name>/sim_results/<stamp>.log |
| coverage_dat | path | false | 同 sim_results | verilator coverage 数据库 |
| design_name | string | true | — | — |
| target_pct | float | false | 100.0 | functional & code 阈值 |
| stamp | string | false | <auto> | — |
写到 designs/<name>/coverage.json（中间文件）和 designs/<name>/test_report.json（按 .claude/schemas/test_report.schema.json 的嵌套结构）。
| field | 值 |
|---|---|
artifact_path | designs/<name>/test_report.json |
coverage_json | designs/<name>/coverage.json |
script_path | designs/<name>/sim_results/parse_cov_<stamp>.sh |
log_path | designs/<name>/sim_results/cov_<stamp>.log |
functional_coverage | float（0..100） |
code_coverage | {line: float, branch: float, toggle: float} (NESTED, fix C-01) |
meets_target | bool（functional == 100 AND line == 100 AND branch >= 95 AND toggle >= 90，与 test gate 一致） |
tests | [{name, status, log}]（test_report.schema 必填；逐用例结果） |
iteration_count | int 0..8（test_report.schema 必填） |
uncovered_bins | [{group, bin, hits}] |
valid | bool |
#!/bin/bash
verilator_coverage --annotate designs/<name>/sim_results/annotate/ <coverage_dat>
timeout 300 bash <script_path> > <log> 2>&1
scripts/parse_cov.py：
LCOV:hit/total 标记 → code_coverage.line/branch/toggleCoverage: <pct>% → functional_coverageuncovered_binsmeets_target = functional_coverage >= target_pct AND code_coverage.line >= target_pct AND code_coverage.branch >= 95 AND code_coverage.toggle >= 90
coverage.json（含 inputs[]:{path,sha256} 引用 sim_log + rtl_artifact.json）test_report.json，遵循 .claude/schemas/test_report.schema.json 嵌套结构（fix C-01）；必须填齐 schema required 字段：functional_coverage、code_coverage{line,branch,toggle}、tests[]:{name,status,log}（逐用例结果，由 verification 汇总）、inputs[]:{path,sha256}、iteration_count（fix M-03）返回 JSON。bba-guru-verification：
meets_target=true → signoff，开 ready-for-synthmeets_target=false → 把 uncovered_bins 反馈，追加 corner-case 用例重 sim| 状态 | 行动 |
|---|---|
| meets_target=true | 进 synth |
| meets_target=false | optimization loop（追加 seed / corner test） |
| 解析失败 | 重试 1 次 |
| iter > 10 | escalate arch-needs-fix（不可达 bin） |
scripts/render_cov_sh.py、scripts/run_cov.py、scripts/parse_cov.pyreferences/verilator_coverage_format.mdGotcha/coverage_pitfalls.md — unreachable code / dead branch基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
统一质量门禁：RTL / 综合 / 测试 / PD 四阶段验收。调用共享 gate_runner.py 参数化。触发：(1) bba-guru-* 在阶段结束时调用；(2) 显式 /bb-gate <domain>。