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verification_workflow 流水线的第 4 步。读取第 3 步输出的 verification-strategy.md，筛选所有手段为 SIM 的测试点，并为每个测试点精确定义三元组：Stim（如何触发）、Coverage（系统必须出现的状态）、Checker（系统绝不能出现的状态）。输出为 verification-sim-tc-defines.md，可直接指导 testbench 激励、覆盖组和断言的实现。触发条件：由 verification_workflow 在第 4 步调用，或用户直接需要为 SIM 测试点定义具体用例三元组时触发。
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基于 SOC 职业分类
Generate repository-ready ring bus topology Python and test driver files from a markdown architecture description, then optionally run the generated test script to produce build_logic RTL output and execute rtl_qc VCS compilation. Use when the user provides a .md ring bus architecture, wants MemTopo.py plus test_xxx.py, asks for markdown to rtl generation, ring_for_pd style topology generation, or wants an end-to-end markdown to build_logic to VCS flow.
Use when processing RTL modules at the microarchitecture level - including FIFO, state machines, counters, arbiters, decoders, or any Verilog/SystemVerilog hardware design. Load this skill immediately upon identifying RTL design tasks, before diving into brainstorming，planning or implementation.
verification_workflow 流水线的第 8 步。读取第 4 步输出的 verification-sim-tc-defines.md 中每条 TC 的 Checker 字段，编写两类检查代码：（1）在接口文件中实现 SVA assert property 捕获时序不变式；（2）若 tb-arch 规划了 Scoreboard，实现 Scoreboard 的数据比对逻辑。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。输出为接口文件中的 SVA 属性块 + tb/env/<dut>_scoreboard.sv。触发条件：由 verification_workflow 在第 8 步调用，或用户直接需要为已定义的 TC Checker 生成断言或 Scoreboard 代码时触发。
verification_workflow 流水线的第 7 步。读取第 4 步输出的 verification-sim-tc-defines.md 中每条 TC 的 Coverage 字段，结合第 5 步输出的 verification-tb-arch.md 中的 Monitor/Subscriber 分配，为每条 TC 编写 UVM 功能覆盖率代码（covergroup / coverpoint / bins）。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。输出为 tb/env/<dut>_func_cov.sv 覆盖率收集器文件。触发条件：由 verification_workflow 在第 7 步调用，或用户直接需要为已定义的 TC Coverage 生成功能覆盖率代码时触发。
verification_workflow 流水线的第 6 步。读取第 4 步输出的 verification-sim-tc-defines.md 中每条 TC 的 Stim 字段，结合第 5 步输出的 verification-tb-arch.md 中的 Agent/Sequencer 分配，为每条 TC 编写 UVM Sequence 激励代码。若存在 UVM/TB coding style 相关 skill，在开始编码前必须先加载。输出为 tb/sequences/ 目录下每条 TC 对应的 .sv 激励序列文件。触发条件：由 verification_workflow 在第 6 步调用，或用户直接需要为已定义的 TC Stim 生成 UVM Sequence 代码时触发。
verification_workflow 流水线的第 5 步。读取第 4 步输出的 verification-sim-tc-defines.md，分析所有测试用例三元组的 Stim/Coverage/Checker 需求，决策如何构建基于 UVM 的 Testbench 架构——包括需要哪些组件、组件间的连接关系、哪些组件可复用已有 VIP、哪些组件需要自行开发。输出为 verification-tb-arch.md，包含完整的 TB 组件清单、层次结构图、接口/VIP 决策以及开发任务分配。触发条件：由 verification_workflow 在第 5 步调用，或用户直接需要为一批 SIM 测试用例规划 UVM TB 架构时触发。
| name | verification_sim_tc_define |
| description | verification_workflow 流水线的第 4 步。读取第 3 步输出的 verification-strategy.md，筛选所有手段为 SIM 的测试点，并为每个测试点精确定义三元组：Stim（如何触发）、Coverage（系统必须出现的状态）、Checker（系统绝不能出现的状态）。输出为 verification-sim-tc-defines.md，可直接指导 testbench 激励、覆盖组和断言的实现。触发条件：由 verification_workflow 在第 4 步调用，或用户直接需要为 SIM 测试点定义具体用例三元组时触发。 |
本 skill 是 verification_workflow 流水线的第 4 步。
目标：针对 verification-strategy.md 中所有手段含 SIM（含 FORMAL + SIM）的测试点，精确定义三元组：
| 字段 | 定义 |
|---|---|
| Stim（激励） | 如何触发该测试点——描述初始条件、激励序列、关键事件及时序约束 |
| Coverage（覆盖） | 该测试点下系统一定要出现的状态——描述仿真过程中必须采样到的条件、值、时序 |
| Checker（检查） | 该测试点下系统绝不能出现的状态——描述仿真过程中必须始终为假的条件，即断言的否定面 |
输入：
verification-strategy.md（来自第 3 步）——提取手段含 SIM 的测试点输出：verification-sim-tc-defines.md —— 每条 SIM 测试点的三元组定义表
描述如何主动触发该测试点，应包含：
写法示例：
"在复位释放后，将
req拉高并保持 1 拍，同时驱动随机合法addr（范围 0255）；随后在 rand[14] 拍延迟后再拉低req。"
描述在该测试点执行期间，仿真必须采样到的状态组合。对应 covergroup 的 bins 或 cover property。
应描述：
写法示例：
"必须采样到
grant与req同时为高的周期（握手成功）；必须覆盖addr的低边界（0）、高边界（255）和中间值（128）三个 bin。"
描述在该测试点执行期间，仿真绝对不允许出现的状态。对应 SVA assert property 或 always@(posedge clk) assert()。
应描述：
写法示例：
"若
grant为高，则err必须为低（|-> !err）；req未拜高时，grant不得为高（!req |-> !grant）。"
筛选 SIM 测试点
从 verification-strategy.md 的策略表中，提取所有 手段 = SIM 或 FORMAL + SIM 的行，形成工作列表。
逐条定义三元组
对工作列表中每条测试点，依次基于 Spec 和 RTL 分析，填写 Stim / Coverage / Checker。
信号名精确化
三元组中所有信号名均使用 RTL 顶层端口或内部关键信号的实际名称（不允许使用"某信号"、"输出端口"等模糊表述）。
随机化约束提炼
若 Stim 中含有可随机化的维度，在 Coverage 中同步补充对应的 bins 覆盖需求，确保随机化有意义地命中目标空间。
确认环节
完成全部三元组草稿后，向用户显示汇总表，重点标出 P0 测试点的三元组，询问：
"以上三元组定义是否准确？是否需要调整任何测试点的 Stim / Coverage / Checker？"
根据用户反馈修改后，保存为 verification-sim-tc-defines.md。
生成 verification-sim-tc-defines.md，结构如下：
# SIM 测试用例三元组定义 — <DUT 名称>
## 摘要
- 本文件覆盖 <N> 条 SIM 测试点
- P0：<n> 条 | P1：<n> 条 | P2：<n> 条 | P3：<n> 条
---
## 测试点三元组
### TP-FUNC-001 — <测试点简要描述>
**优先级**：P1
**所属目标**：<来自 verification-targets.md 的目标 ID>
| 字段 | 定义 |
|------|------|
| **Stim** | 前置条件：复位释放后，FSM 处于 IDLE。激励：拉高 `start` 1 拍，同时驱动合法 `cmd`（0x01 / 0x02 / 0x03 每种至少各驱动一次）。时序：`start` 拉低后，等待 `done` 拉高。 |
| **Coverage** | 采样 `done` 拉高时 `cmd` 的值，需覆盖 0x01、0x02、0x03 三个 bin；采样 FSM 经过 BUSY→DONE 的状态转移。 |
| **Checker** | `start` 未拜高时，`done` 不得为高（`!start \|-> !done`）；`done` 拜高期间，`err` 必须为低（`done \|-> !err`）。 |
---
### TP-FUNC-002 — <测试点简要描述>
（格式同上，每条测试点一节）
---
## 备注与假设
<分析过程中依赖的假设，以及与 Spec 存在歧义之处>
在保存输出前，逐条确认：
本步骤完成后：