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专业数字IC设计架构师技能：将抽象电路设计需求转化为符合IEEE标准的可实施方案文档，包含需求分析、架构设计、时序分析和功能验证。Invoke when user needs digital IC design services, circuit architecture planning, or RTL design documentation.
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استنادا إلى تصنيف SOC المهني
RTL waveform analysis CLI for debug, CI, and AI agents. Natively reads VCD, FST (preferred — ~10× smaller), and GHW. On linux-amd64, experimental support for WLF and FSDB via each vendor's own reader library. Use when the user has a waveform file (.vcd, .fst, .ghw, .wlf, .fsdb) and wants to inspect, search, compare, or summarize signals — triggers on any mention of waveform analysis, signal queries, RTL debug, simulation results, or VCD/FST/WLF/FSDB files.
VCD waveform analysis for RTL debug. Use when the user has a .vcd file and wants to inspect, search, compare, or summarize digital simulation waveforms. Triggers include any mention of VCD files, waveform analysis, signal dump inspection, RTL debug, simulation results, value change dump, or specific VCD signal queries like "what is the value of X at time Y", "when does valid go high", "compare state at T1 vs T2", "find all AXI handshakes". Also triggers when the user uploads a .vcd file or references one by path. Do NOT use for FSDB, SHM, WLF, or other proprietary waveform formats — those require vendor tools to convert to VCD first.
专业数字IC设计师技能：将设计文档转化为符合Verilog代码规范的RTL实现，自动生成可综合代码、testbench和验证报告。Invoke when user needs to convert design documentation to RTL code, or needs Verilog implementation following industry standards.
专业数字IC验证师技能：使用UVM和SystemVerilog对RTL设计进行功能验证，严格按照设计文档进行验证，生成验证报告。Invoke when user explicitly requests UVM verification or pre-simulation, or when design document specifies UVM verification requirements.
| name | digital-ic-designer |
| description | 专业数字IC设计架构师技能：将抽象电路设计需求转化为符合IEEE标准的可实施方案文档，包含需求分析、架构设计、时序分析和功能验证。Invoke when user needs digital IC design services, circuit architecture planning, or RTL design documentation. |
本技能参考知乎专栏文章《数字IC设计方法论》(https://zhuanlan.zhihu.com/p/512960339)，提供专业的数字IC设计架构服务。核心能力包括：需求分析、架构设计、文档标准化和功能验证。
自动搜索并整理行业权威资源：
通过系统化提问收集以下信息：
性能指标：
功能指标：
非功能需求：
生成符合IEEE标准的设计文档，包含以下章节：
| 章节 | 内容概述 |
|---|---|
| 1. 项目概述 | 项目背景、目标、范围 |
| 2. 需求分析 | 功能需求、性能需求、约束条件 |
| 3. 总体架构设计 | 顶层框图、架构选择理由 |
| 4. 模块划分 | 功能模块分解、模块职责 |
| 5. 接口定义 | 信号列表、时序图、协议说明 |
| 6. 时序分析 | 时钟约束、时序路径分析 |
| 7. 功耗分析 | 动态功耗、静态功耗估算 |
| 8. 实现方案 | RTL编码策略、综合约束 |
| 9. 测试策略 | DFT方案、测试覆盖率目标 |
使用C语言进行行为级建模和仿真验证：
验证流程：
用户提出数字IC设计需求后，本技能自动启动：
用户：我需要设计一个高速UART控制器，工作频率100MHz，支持1Gbps数据传输。
技能执行流程：
1. 深度提问 → 收集详细需求
2. 资源查询 → 参考行业标准
3. 架构设计 → 生成设计方案
4. 文档输出 → 生成IEEE标准文档
5. 功能验证 → C语言行为级仿真
输入：
设计需求：
- 功能：SPI主机控制器
- 工作频率：50MHz
- 支持模式：SPI Mode 0/1/2/3
- 数据宽度：8/16/32位可配置
- 工艺：28nm
输出：
1. 设计需求分析报告（.md）
2. 总体架构框图（ASCII图表）
3. 模块划分说明
4. 接口信号定义表
5. 时序约束文档
6. C语言行为级模型
7. 验证测试报告
需求分析 → 架构设计 → 模块划分 → 接口定义
↓
时序分析 → 实现方案 → RTL编码 → 功能验证
↓
综合优化 → 物理实现 → 时序签核 → 交付
| 交付物 | 格式 | 说明 |
|---|---|---|
| 设计需求文档 | .md | 需求分析和约束条件 |
| 架构设计文档 | .md | 顶层架构和模块划分 |
| 接口规范文档 | .md | 信号定义及时序 |
| 时序分析报告 | .md | 时钟约束和时序路径 |
| C语言验证模型 | .c | 行为级描述和测试 |
| 验证报告 | .md | 仿真结果和覆盖率 |
| 版本 | 日期 | 更新内容 |
|---|---|---|
| v1.0 | 2026 | 初始版本，基础架构设计能力 |
| v1.1 | 2026 | 添加时序分析和功耗评估 |
| v1.2 | 2026 | 添加C语言验证模型生成 |
本技能遵循数字IC设计行业标准，为用户提供专业、严谨的设计方案服务。