Skip to main content

verilog-partition

利用LLM Agent自动对Verilog RTL设计进行拆分,按always块生成多个子模块

الانتقال إلى التثبيت

معلومات المصدر

المستودع
TONGJI-EDA-LAB/RTL-CLAW
آخر نشاط في المصدر
٢٥ مارس ٢٠٢٦ في ٠٣:٢٠
لغة SKILL.md المكتشفة
الصينية
النجوم
٦٤
التفرعات
١٣

خيارات التثبيت

يُحدَّد Prompt الذي يراجع المصدر أولًا بشكل افتراضي. يمكنك التبديل إلى أمر مباشر أو تنزيل نسخة محلية.

مراجعة ملفات المصدر

اقرأ SKILL.md وأي ملفات مرافقة يعرضها SkillsMP قبل أن تقرر التثبيت.