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当用户需要查找xilinx官方文档时使用该技能
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Basierend auf der SOC-Berufsklassifikation
| name | xilinx-docs |
| description | 当用户需要查找xilinx官方文档时使用该技能 |
用途： 快速查找官方文档编号、用途和链接。生成脚本时应结合对应参考指南使用，本文件仅提供文档定位。 链接基础 URL：
https://docs.amd.com/r/en-US/+ 文档编号（如ug892-vivado-design-flows-overview）
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| UG892 | Vivado Design Suite User Guide: Design Flows Overview | Vivado 整体设计流程总览，适合初次了解工具链 |
| UG893 | Vivado Design Suite User Guide: Using the Vivado IDE | GUI 操作、项目模式 vs 非项目模式 |
| UG894 | Vivado Design Suite User Guide: Using Tcl Scripting | Tcl 脚本编写、批处理模式、自定义命令 |
| UG895 | Vivado Design Suite User Guide: System-Level Design Entry | RTL 设计输入、Schematic 查看、Elaboration |
| UG896 | Vivado Design Suite User Guide: Designing with IP | IP Catalog 使用、IP 自定义、IP 仓库管理 |
| UG897 | Vivado Design Suite User Guide: I/O and Clock Planning | IO 规划、Bank 分配、时钟资源规划 |
| UG900 | Vivado Design Suite User Guide: Logic Simulation | 行为仿真、时序仿真、第三方仿真器集成 |
| UG901 | Vivado Design Suite User Guide: Synthesis | 综合策略、综合属性、RTL 编码建议 |
| UG903 | Vivado Design Suite User Guide: Using Constraints | XDC 约束语法、时序约束、IO 约束、例外约束 |
| UG904 | Vivado Design Suite User Guide: Implementation | 布局布线策略、opt_design/place_design/route_design |
| UG906 | Vivado Design Suite User Guide: Design Analysis and Closure Techniques | 时序分析、时序收敛、报告解读 |
| UG908 | Vivado Design Suite User Guide: Programming and Debugging | 比特流下载、ILA/VIO 在线调试、hw_server 使用 |
| UG909 | Vivado Design Suite User Guide: Partial Reconfiguration | 动态部分重配置设计流程 |
| UG912 | Vivado Design Suite User Guide: IP Integrator | Block Design 创建、AXI 互联、自动化连接 |
| UG945 | Vivado Design Suite Tutorial: Using Constraints | XDC 约束实战教程 |
| UG949 | UltraFast Design Methodology Guide for FPGAs and SoCs | 最佳实践、设计方法学、时序收敛策略 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| UG1399 | Vitis HLS User Guide | HLS pragma、接口综合、数据流优化、C/RTL 协同仿真 |
| UG1393 | Vitis Unified Software Platform Documentation: Application Acceleration Development | Vitis 加速流程（OpenCL/XRT 内核开发） |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| UG1400 | Vitis Unified Software Platform Documentation | Vitis 2022.x+ 统一 IDE，Platform/Domain/Application 流程 |
| UG1076 | Versal ACAP System Software Developers Guide | Versal 嵌入式软件开发（PLM、CDO、Boot 流程） |
| UG1137 | Zynq UltraScale+ MPSoC Software Developer Guide | MPSoC 嵌入式软件（FSBL、ATF、U-Boot、Linux） |
| UG1283 | Bootgen User Guide | BOOT.BIN 生成、安全启动、BIF 文件语法 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| UG1144 | PetaLinux Tools Documentation: Reference Guide | PetaLinux 完整流程（create → config → build → package） |
| UG1157 | PetaLinux Tools Documentation: Command Line Reference | petalinux-* 命令详细参数说明 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| UG585 | Zynq-7000 SoC Technical Reference Manual | Zynq-7000 PS 架构、外设寄存器、MIO 映射 |
| UG1085 | Zynq UltraScale+ MPSoC Technical Reference Manual | MPSoC PS 架构、RPU/APU、外设、安全模块 |
| AM011 | Versal Adaptive SoC Technical Reference Manual | Versal 架构、PMC、NoC、AI Engine 接口 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| DS190 | Zynq-7000 SoC Data Sheet: Overview | Zynq-7000 系列器件总览、封装、速度等级 |
| DS891 | Zynq UltraScale+ MPSoC Data Sheet: Overview | MPSoC 系列器件总览、CG/EG/EV 子系列差异 |
| DS890 | Zynq UltraScale+ MPSoC Data Sheet: DC and AC Switching Characteristics | MPSoC 电气参数、IO 标准、时序参数 |
| DS892 | Zynq UltraScale+ RFSoC Data Sheet: Overview | RFSoC 系列总览（含 RF-ADC/RF-DAC） |
| DS923 | UltraScale+ FPGA Product Selection Guide | UltraScale+ 纯 FPGA 系列选型 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| PG021 | AXI DMA v7.1 LogiCORE IP Product Guide | AXI DMA 配置、S2MM/MM2S 通道、Scatter-Gather |
| PG059 | AXI Interconnect v2.1 LogiCORE IP Product Guide | AXI Interconnect 配置、多主多从拓扑 |
| PG065 | AXI4-Stream FIFO v4.2 LogiCORE IP Product Guide | AXI-Stream FIFO 深度配置、背压机制 |
| PG085 | AXI BRAM Controller v4.1 LogiCORE IP Product Guide | BRAM 控制器配置、ECC 选项 |
| PG144 | AXI GPIO v2.0 LogiCORE IP Product Guide | GPIO 配置、双通道、中断支持 |
| PG150 | UltraScale FPGAs Transceivers Wizard Product Guide | GTH/GTY 高速收发器配置向导 |
| PG201 | Zynq UltraScale+ MPSoC Processing System LogiCORE IP Product Guide | PS IP 在 Block Design 中的配置参数 |
| PG204 | JESD204B LogiCORE IP Product Guide | JESD204B IP 配置、Lane 映射、Link 参数 |
| PG242 | JESD204C LogiCORE IP Product Guide | JESD204C IP 配置、64B/66B 编码、E 参数 |
| PG269 | Clocking Wizard v6.0 LogiCORE IP Product Guide | 时钟管理（MMCM/PLL）配置向导 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| PG247 | SmartConnect v1.0 LogiCORE IP Product Guide | AXI SmartConnect（替代 AXI Interconnect）配置 |
| 文档编号 | 标题 | 用途说明 |
|---|---|---|
| XAPP1305 | Accelerating OpenCV Applications with Zynq UltraScale+ MPSoC | Yocto 流程参考、OpenCV 硬件加速 |
| XAPP1319 | Designing with Zynq UltraScale+ MPSoC | MPSoC 设计最佳实践、PS-PL 数据通路选型 |
当用户需要创建 PetaLinux 工程、配置 Linux 内核/rootfs/U-Boot、编写设备树（system-user.dtsi）、添加自定义应用程序 recipe、构建嵌入式 Linux 镜像、打包 BOOT.BIN 启动镜像、生成 WIC SD 卡镜像、部署到 SD 卡/QSPI、通过 QEMU 仿真启动、通过 JTAG 下载调试、动态加载 FPGA 比特流、或解决 PetaLinux 构建/版本问题时使用此技能。涵盖 petalinux-create、petalinux-config、petalinux-build、petalinux-package 全流程命令。当用户提及嵌入式 Linux、Yocto、meta-user、kernel config、rootfs 配置、u-boot、FSBL、PMU firmware、ATF、FIT image、设备树覆盖或 Zynq/MPSoC/Versal Linux 系统构建时触发。如需生成 XSA 文件使用 vivado-synth 和 vivado-impl，如需编写时序约束使用 vivado-constraints，如需硬件调试使用 vivado-debug，如需 PYNQ 镜像构建使用 pynq。
当用户需要为自己定制的开发板或已有开发板创建 PYNQ 工程、编译生成 PYNQ 镜像、定制板卡 BSP、编写板卡 .spec 文件、构建 SD 卡镜像、管理 PetaLinux BSP 层（meta-user、device-tree、kernel patch）、配置 PYNQ packages（pre.sh/qemu.sh/post.sh）、运行 pkgverify.sh 验证包、使用 flashsd.sh 烧写 SD 卡、使用 imgshell.sh 挂载编辑镜像、开发或加载 Overlay（BaseOverlay、自定义 Overlay、xsa overlay 工作流）、解析 HWH 文件、使用 PYNQ Python API（MMIO、DMA、GPIO、Interrupt 等）、在运行 PYNQ 镜像的板卡上编写/调试 Jupyter Notebook 代码时使用此技能。如需生成 bitstream 和 HWH 文件使用 vivado-synth、vivado-impl，如需编写时序约束使用 vivado-constraints，如需 TCL 自动化使用 vivado-tcl，如需硬件调试使用 vivado-debug。
当用户想要使用 axion-hdl 从 YAML 或 HDL 注释生成 AXI4-Lite 寄存器接口，或使用 axion-hdl GUI 模式的时候，使用该技能。
当用户需要实现Vivado工程GIT化的时候使用该技能。
Vitis HLS 综合助手，用于 C/C++ 到 RTL 转换。涵盖内核开发、pragma 优化、接口配置和综合报告分析。综合后实现使用 vivado-impl，时序分析使用 vivado-analysis，硬件调试使用 vivado-debug。
当用户需要 Vivado 设计分析、时序报告解释或时序收敛方面的帮助时使用此技能。这包括 report_timing 解释（slack 计算、路径分析、时钟 skew/不确定性）、report_timing_summary 签发验证、report_qor_assessment（QoR 评分 1-5，评估类别）、report_qor_suggestions（自动优化建议，.rqs 工作流程）、report_design_analysis（时序路径特性、复杂度/Rent 分析、拥塞分析）、report_methodology（设计规则符合性）、report_utilization（资源使用分析）、report_cdc（时钟域交叉检查）、report_drc（设计规则检查）、report_bus_skew、时序收敛策略（setup/hold 违规解决、拥塞缓解）、消息严重性管理以及设计检查豁免。此技能提供分析和解释知识——如需执行 TCL 命令使用 vivado-tcl，如需修改约束使用 vivado-constraints，如需更改实现策略使用 vivado-impl。
