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安路 FPGA 综合 flow skill。Use when: 需要执行、排查或审阅 TD 综合阶段的 read_design、opt_rtl、opt_gate，确认综合阶段的输入、边界、交付物和放行条件，判断问题属于工程入口、RTL/IP、约束还是 primitive 映射，并避免把 place、route、bitgen 的等待和动作误塞进综合阶段。
デフォルトでは、最初にソースを確認する Prompt が選択されています。直接コマンドに切り替えるか、ローカルコピーをダウンロードすることもできます。
インストールを決める前に、SKILL.md と SkillsMP に表示されている付属ファイルをお読みください。
Codex または Claude でインストール この Prompt をコピーして Codex、Claude、または他のアシスタントに貼り付けると、Skill ページを確認してインストールできます。
直接コマンドでは確認用 Prompt が省略されます。実行前にソースを確認してください。
npx skills add https://github.com/folsie/anlogic-fpga-workflow --skill anlogic-synthesisコマンドは1行のまま表示されます。コピー前に横へスクロールして全体を確認してください。
ローカルで確認しますか？SkillsMP が現在取得できるファイルをダウンロードできます。
安路 FPGA 代码设计 skill。Use when: 需要把已分析清楚的需求落成一致风格的 RTL，规范接口、简化 primitive 引脚连接、保持可扩展可移植，并形成交给 anlogic-testbench 的设计交付。
安路 FPGA bitstream 生成 skill。Use when: 需要执行、排查或审阅 TD 的 bitgen、setup_debugger、export_bitgen_param、export_bid，确认从已放行的 pr.db 到 .bit/.bid/.bitgen_param.f 的边界、输入、交付物和放行条件，判断问题属于 bitgen 参数、前置 pr.db、probe/debugger 还是文件/权限，并避免把 route 或下载交付误塞进 bitstream 阶段。
Use when Anlogic FPGA verification inputs are ready and Codex needs to run ModelSim, organize `run.do` plus `wave.do`, preserve waveform artifacts, export `.vcd` from `.wlf`, and produce a pass/fail/block conclusion that is valid for downstream waveform extraction and signal comparison.
SOC 職業分類に基づく
SKILL.md を表示中
| name | anlogic-synthesis |
| description | 安路 FPGA 综合 flow skill。Use when: 需要执行、排查或审阅 TD 综合阶段的 read_design、opt_rtl、opt_gate，确认综合阶段的输入、边界、交付物和放行条件，判断问题属于工程入口、RTL/IP、约束还是 primitive 映射，并避免把 place、route、bitgen 的等待和动作误塞进综合阶段。 |
把 TD 工程从 RTL 推进到综合交付物 *_gate.db，并只对 read_design -> opt_rtl -> opt_gate 三个阶段负责。
依据 TD 6.2.1 官方脚本：
DefaultFlow.tcl 的完整流程是 read_design -> opt_rtl -> opt_gate -> opt_place -> opt_route -> bitgenSynIpFlow.tcl 只覆盖 read_design -> opt_rtl -> opt_gateMultiSeed.tcl 从 opt_place 才开始，直接消费上游生成的 *_gate.db因此，本 skill 的边界应固定为：
*_gate.db、面积/时序摘要和综合阶段状态结论place、route、bitgen、下载和板级调试read_design、opt_rtl、opt_gate 是否真正闭环*_gate.dbflow.status 的一致性结论anlogic-place-route 或其他下游流程.place.end.f、.route.end.f、.bitgen.end.f满足下面条件之一，就应停止在综合阶段给出结论，而不是继续无效等待：
.end.fflow.status 已表明综合阶段失败*_gate.db 未生成或时间戳没有更新.prj、.al 或 syn_1 run 目录device_name、package_name、可选 speedtop_model_nameADCList、IpADCList、SDCList、IpSDCListflow.status*_elaborate.db*_rtl.db*_gate.db*_rtl.area*_gate.ts*_gate.timing 或至少 *_gate.tsflow.statusanlogic-place-route 从 *_gate.db 开始，不应重新承担综合阶段诊断MultiSeed.tcl 在 prepare 中直接 import_db $parent/${prj_name}_gate.dbPRFlow.tcl 的 opt_place 也依赖上游综合产物或静态 PR 数据库bitgen 依赖的是 route 后的 pr.db，不是综合阶段的 gate.db这意味着：
place / route / bitgen 的结果，就不能继续在综合 skill 里等待gate.db 还不可信，就不能把问题推给下游DefaultFlow.tcl综合阶段的真实命令顺序是：
prepare
import_deviceopen_project / open_project ... -noanalyzeimport_dbread_design_fun
commit_param -step designelaborate -topread_adc / read_ip_adcread_sdc / read_sdc -ipexport_db ${prj_name}_elaborate.dbopt_rtl_fun
commit_param -step rtlinsert_debuggeroptimize_rtlreport_areaexport_db ${prj_name}_rtl.dbopt_gate_fun
commit_param -step gateoptimize_gatelegalize_phy_instupdate_timingreport_timing_statusreport_timing_summaryflow_status -file flow.statusexport_db ${prj_name}_gate.db关键结论：
flow_status -file flow.status 在 opt_gate 内就写出，是综合阶段自带的闭环证据export_db ${prj_name}_gate.db 是综合交付动作，不是 place-route 的预动作opt_place 之后才会产出 place_flow.status、*_place.dbSynIpFlow.tcl这是最清晰的综合边界旁证：
read_design opt_rtl opt_gateopt_gate 里会额外执行
export_sdc_targetoptimize_gate -ip ...create_syn_iplegalize_phy_instupdate_timingreport_timing_statusexport_db ${prj_name}_gate.db关键结论：
gate.dbopt_gate 闭环和 gate.dbPRFlow.tcl它证明了“综合完成”不等于“物理实现开始/完成”：
read_design -> opt_rtl -> opt_gateopt_place 才会导入重配置模块或静态数据库并继续放置opt_route 才会导出 static_pr.db关键结论：
import_db -link -mode ooc -inst ... _gate.db 之后，已进入下游物理实现领域MultiSeed.tcl它证明 multi-seed 是综合下游，而不是综合的一部分：
opt_place opt_route bitgenprepare 直接 import_db $parent/${prj_name}_gate.db关键结论：
gate.dbanlogic-place-route只有当问题仍落在下面三段之一时，才留在本 skill：
read_designopt_rtlopt_gate如果用户已经在问：
placeroutefix_holdreport_qorbitgensetup_debuggerexport_bitgen_param那已经越过综合边界，应切到对应 skill。
syn_1 目录里的 Tcl、bat、日志、marker 和数据库固定检查顺序：
read_designopt_rtlopt_gateflow.status*_gate.db*_gate.timing*_gate.ts最终结论必须显式二选一：
允许放行到 anlogic-place-route停留在 anlogic-synthesis 修复不要给模糊说法，例如“看起来差不多可以继续”。
read_design重点确认：
elaborate -top <top_module> 是否对准真实顶层.prj 与 run 脚本是否包含最新 RTL/IP/netlistread_adc、read_ip_adc、read_sdc、read_sdc -ip 是否读到正确对象常见失败归因：
交付要求：
*_elaborate.db 生成.read_design.end.f 存在opt_rtl重点确认：
insert_debugger 是否引用了有效配置常见失败归因：
交付要求：
*_rtl.db 生成*_rtl.area 可读.opt_rtl.end.f 存在opt_gate重点确认：
optimize_gatelegalize_phy_instupdate_timingreport_timing_statusreport_timing_summaryflow_status -file flow.statusexport_db ${prj_name}_gate.db常见失败归因：
legalize_phy_inst 暴露 primitive 落地或资源映射非法flow.status 已给出失败态export_db 没有得到本轮新的 *_gate.db交付要求：
flow.status 存在且可解释*_gate.db 为本轮有效产物*_gate.ts / *_gate.timing 存在.opt_gate.end.f 存在关注这些文件：
.read_design.begin.f.read_design.end.f.read_design.error.f.opt_rtl.begin.f.opt_rtl.end.f.opt_rtl.error.f.opt_gate.begin.f.opt_gate.end.f.opt_gate.error.f等待规则：
.error.f，直接按当前阶段失败处理ERROR、FATAL、failed、cannot、unable to、minidump，且 .end.f 未生成，不继续等.begin.f 没有 .end.f，并且日志、flow.status、*_gate.db、*_gate.timing 连续两轮都无变化，按卡住或异常中断处理bit 文件而继续停在综合 skillpr.db 就认定综合失败opt_place 之后继续拿综合 marker 解释全部问题open_project ... -noanalyze 当成默认安全选项flow.status、marker 和数据库时间戳完成任务时至少给出：
read_design、opt_rtl、opt_gate 还是已经越界到下游*_gate.db 是否已生成且是否为本轮有效交付*_rtl.area、*_gate.ts、*_gate.timing、flow.status 分别在哪里.error.fanlogic-place-routeanlogic-designanlogic-project-creationanlogic-modelsimanlogic-place-routebitgen、下载、AJE/SVF、Flash/SRAM，切到 anlogic-create-bitstream 或 anlogic-downloadanlogic-learningsSYN-*、PLL、时钟结构、multi-driver、SerDes/IOCLK 等高频告警时