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芯片前端验证工程师技能库。面向芯片前端验证（RTL仿真 + UVM + EDA工具）。 触发场景： (1) UVM验证环境搭建、sequence/sequencer/driver编写 (2) SystemVerilog约束随机、覆盖率模型设计 (3) AMBA协议验证（AXI/AHB/APB） (4) 寄存器模型（RAL）构建与验证 (5) CDC跨时钟域验证 (6) EDA工具使用（VCS/Questa/Verdi） (7) 芯片验证测试点评审、覆盖率收敛
デフォルトでは、最初にソースを確認する Prompt が選択されています。直接コマンドに切り替えるか、ローカルコピーをダウンロードすることもできます。
インストールを決める前に、SKILL.md と SkillsMP に表示されている付属ファイルをお読みください。
SOC 職業分類に基づく
Codex または Claude でインストール この Prompt をコピーして Codex、Claude、または他のアシスタントに貼り付けると、Skill ページを確認してインストールできます。
直接コマンドでは確認用 Prompt が省略されます。実行前にソースを確認してください。
npx skills add https://github.com/MrYellowBread/dv_skills --skill dv-skillsコマンドは1行のまま表示されます。コピー前に横へスクロールして全体を確認してください。
ローカルで確認しますか？SkillsMP が現在取得できるファイルをダウンロードできます。
SKILL.md を表示中
| name | dv_skills |
| version | 1.0.0 |
| description | 芯片前端验证工程师技能库。面向芯片前端验证（RTL仿真 + UVM + EDA工具）。 触发场景： (1) UVM验证环境搭建、sequence/sequencer/driver编写 (2) SystemVerilog约束随机、覆盖率模型设计 (3) AMBA协议验证（AXI/AHB/APB） (4) 寄存器模型（RAL）构建与验证 (5) CDC跨时钟域验证 (6) EDA工具使用（VCS/Questa/Verdi） (7) 芯片验证测试点评审、覆盖率收敛 |
芯片前端验证（RTL级验证）技能沉淀，聚焦 UVM + SystemVerilog + EDA工具。
本技能库解决以下问题：
| ✅ 本技能库能做的事 | ❌ 本技能库不能做的事 |
|---|---|
| UVM验证环境搭建、component/sequence/factory基础 | 后端时序分析、功耗优化 |
| SystemVerilog约束随机（权重/条件/solve before） | 系统架构设计、算法开发 |
| 覆盖组/coverpoint/cross/收敛策略 | 物理实现、版图设计 |
| RAL寄存器模型构建与验证 | 模拟电路设计 |
| CDC跨时钟域验证（异步FIFO/握手同步） | 硅光/射频设计 |
| AMBA AXI/AHB/APB协议验证 | 封装设计 |
| VCS/Questa编译/仿真/覆盖率/调试 | 成品测试（ATE） |
| 验证方法论、测试点评审（ST/IT/BT/UT） | 嵌入式软件编写 |
核心定位：面向芯片前端验证工程师的 RTL 级仿真验证技能库，涵盖 UVM + SystemVerilog + EDA工具链。
dv_skills/
├── references/
│ ├── boundary_value_analysis.md # 边界值分析
│ ├── coverage_model_design.md # 覆盖模型设计
│ ├── verification_methodology.md # 验证方法论
│ ├── vip_usage.md # VIP使用
│ ├── amba_verification.md # AMBA协议验证
│ ├── ddr_verification.md # DDR验证
│ ├── low_power_verification.md # 低功耗验证
│ ├── uvm_verification.md # UVM基础
│ ├── sv_constraints.md # SV约束随机
│ ├── uvm_advanced.md # UVM进阶
│ ├── coverage_convergence.md # 覆盖率收敛
│ ├── ral_verification.md # 寄存器RAL验证
│ ├── cdc_verification.md # CDC跨时钟域
│ └── eda_tool_guide.md # EDA工具指南
输入：用户问题描述
输出：匹配的知识领域 + 参考文件
判断逻辑：
| 关键词/场景 | 匹配参考文件 |
|---|---|
| UVM component/sequence/factory 基础 | references/uvm_verification.md |
| 约束随机技巧（权重/条件/solve before） | references/sv_constraints.md |
| phase/objection/config_db/layered sequence | references/uvm_advanced.md |
| 覆盖组/coverpoint/cross/收敛策略 | references/coverage_convergence.md |
| RAL模型构建、mirror/predict/update | references/ral_verification.md |
| 异步FIFO/握手同步/CDC检查清单 | references/cdc_verification.md |
| VCS/Questa编译/仿真/覆盖率/调试 | references/eda_tool_guide.md |
| AMBA AXI/AHB/APB协议验证 | references/amba_verification.md |
| 边界值分析/覆盖模型设计 | references/coverage_model_design.md |
| 验证方法论 | references/verification_methodology.md |
| VIP使用 | references/vip_usage.md |
| DDR验证 | references/ddr_verification.md |
| 低功耗验证 | references/low_power_verification.md |
输入：场景问题
输出：相关 reference 文件内容
规则：
references/*.md输入：Phase 1 检索结果 + 用户具体问题
输出：可执行的验证方案/代码示例/检查清单
交付内容类型：
| 问题类型 | 交付物 |
|---|---|
| 环境搭建 | UVM component hierarchy 示例、sequence 编写模板 |
| 约束随机 | constraint 代码示例、solve before 配置 |
| 覆盖模型 | covergroup/coverpoint/cross 定义、收敛策略 |
| 协议验证 | AXI/AHB/APB transaction 示例、VIP 配置 |
| CDC检查 | async FIFO 模型、握手同步时序、CDC checklist |
| 工具使用 | VCS/Questa 编译选项、Verdi 调试流程 |
| 测试评审 | ST/IT/BT/UT 分层评审、checklist 补充 |
输入：生成的方案/代码
输出：质量评估结果
验证维度：
规划 → 环境构建 → 执行 → Sign-off
| 领域 | 参考文件 |
|---|---|
| UVM基础（component/sequence/factory） | references/uvm_verification.md |
| UVM进阶（phase/objection/config_db/layered sequence） | references/uvm_advanced.md |
| SV约束随机（权重/条件/solve before） | references/sv_constraints.md |
| 覆盖模型设计（covergroup/coverpoint/cross） | references/coverage_model_design.md |
| 覆盖率收敛策略 | references/coverage_convergence.md |
| RAL寄存器模型 | references/ral_verification.md |
| CDC跨时钟域 | references/cdc_verification.md |
| AMBA协议（AXI/AHB/APB） | references/amba_verification.md |
| EDA工具（VCS/Questa/Verdi） | references/eda_tool_guide.md |
| VIP使用 | references/vip_usage.md |
| 边界值分析 | references/boundary_value_analysis.md |
| 验证方法论 | references/verification_methodology.md |
| DDR验证 | references/ddr_verification.md |
| 低功耗验证 | references/low_power_verification.md |
| 类型 | 目标 | 说明 |
|---|---|---|
| 行覆盖 | >95% | 核心路径 |
| 分支覆盖 | >90% | 所有分支 |
| FSM覆盖 | 100% | 状态机全状态 |
| 功能覆盖 | 100% | 所有功能点 |
| # | 要求 | 说明 |
|---|---|---|
| HR-01 | 参考文件必须存在于 references/ 目录 | 确保知识可追溯 |
| HR-02 | 代码示例必须符合 SystemVerilog/UVM 标准 | 语法正确、可编译 |
| HR-03 | 约束随机必须满足合法解存在 | 避免空解导致仿真挂死 |
| HR-04 | 覆盖模型必须包含交叉覆盖 | 单一 coverpoint 不足 |
| HR-05 | CDC检查必须覆盖异步接口 | 全同步设计除外 |
| HR-06 | 测试点必须分层（ST/IT/BT/UT） | 不得跳过分层 |
| HR-07 | 评审必须调用 chip-verif-reviewer skill | 保证评审质量 |
配合 chip-verif-reviewer skill 可对测试点进行分层评审：
| 层级 | 全称 | 说明 |
|---|---|---|
| ST | System Test | 系统级测试 |
| IT | Integration Test | 集成级测试 |
| BT | Block Test | 模块级测试 |
| UT | Unit Test | 单元测试 |
评审流程：使用 chip-verif-reviewer skill 补充完善验证 checklist，参考 skills/chip-verif-reviewer/SKILL.md。
| 检查项 | Pass | Fail Signal |
|---|---|---|
| 覆盖模型完整性 | 包含行/分支/FSM/功能覆盖 | 仅单一覆盖类型 |
| 约束合法性 | 所有约束组合有解 | 约束冲突空解 |
| CDC覆盖 | 跨时钟域路径全覆盖 | 遗漏握手/FIFO接口 |
| UVM结构 | phase顺序正确、objection使用正确 | 忘记 raise_objection/drop_objection |
| EDA兼容性 | VCS/Questa 均可编译 | 仅单工具兼容 |
| 协议一致性 | AXI/AHB/APB 时序符合协议 | 违规操作（如未发 response 却读数据） |
| 好的验证实践 ✅ | 差的验证实践 ❌ |
|---|---|
| 分层覆盖（系统→集成→模块） | 所有测试堆在顶层 |
| 覆盖率驱动收敛 | 随机跑完就结束 |
| 约束基于实际协议 | 约束覆盖所有可能但无效 |
| 交叉覆盖发现bug | 只用单点覆盖 |
| CDC全面检查 | 仅做时钟同步忽略异步 |
| 测试点分层评审 | 直接写测试用例 |
| 定向+随机组合 | 纯随机无方向 |
| 边界值重点测 | 忽视corner case |
持续学习，持续验证