菜单
根据 MAS + verification_plan + RTL 接口描述生成 SystemVerilog UVM 或 cocotb 测试平台与 test cases 清单。触发场景：(1) bba-guru-verification 在 plan 完成后；(2) 补充 corner case TB；(3) 显式 /bb-generate-tb。
用 Codex 或 Claude 帮你安装 复制这段 Prompt，粘贴到 Codex、Claude 或其他助手里，让它检查 Skill 页面并帮你完成安装。
基于 SOC 职业分类
基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
| name | bb-generate-tb |
| description | 根据 MAS + verification_plan + RTL 接口描述生成 SystemVerilog UVM 或 cocotb 测试平台与 test cases 清单。触发场景：(1) bba-guru-verification 在 plan 完成后；(2) 补充 corner case TB；(3) 显式 /bb-generate-tb。 |
| user-invocable | true |
读 MAS 接口表 + verification_plan FTP 列表 + rtl_artifact 模块清单，生成 TB 顶层 + base sequence + per-FTP sequence + covergroup，并跑 verilator lint-only 预检。
bba-guru-verificationbb-create-verif-planbb-invoke-verilator| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| mas_path | path | true | — | designs/<name>/mas/mas.json |
| verif_plan | path | true | — | designs/<name>/verif/verification_plan.md |
| rtl_artifact | path | true | — | designs/<name>/rtl/rtl_artifact.json |
| design_name | string | true | — | — |
| tb_style | enum | false | uvm | uvm | cocotb |
| stamp | string | false | <auto> | — |
| field | 值 |
|---|---|
artifact_path | designs/<name>/tb/ (目录) |
tb_top | designs/<name>/tb/tb_top.sv |
tb_files | list[path] |
test_cases | int |
lint_clean | bool（verilator --lint-only 通过） |
valid | bool |
error | string|null |
designs/<name>/
├── tb/
│ ├── tb_top.sv
│ ├── seq_base.sv
│ ├── seq_<FTP-id>.sv (每 FTP 一个)
│ └── coverage.sv (covergroups 与 plan 对齐)
└── verif/
└── test_cases.md (FTP → seq 映射)
scripts/render_tb_py.py：
import json
mas_io = json.load(open(rtl_artifact))["interfaces"]
ftps = parse_ftps_from_md(verif_plan)
for ftp in ftps:
write_sv_sequence(ftp, mas_io, tb_style, out_dir="designs/<name>/tb/")
write_tb_top(mas_io, ftps, tb_style)
write_coverage(ftps, verif_plan)
timeout 300 uv run python <script_path> > <log> 2>&1
verilator --lint-only -sv -f designs/<name>/file_list.f designs/<name>/tb/tb_top.sv 2>&1
scripts/parse_tb_lint.py：
tb_files = ls designs/<name>/tb/*.svtest_cases = len(ftps)lint_clean = (verilator 退出 0 且无 %Error)返回 JSON。bba-guru-verification 据此触发 bb-invoke-verilator。
| 状态 | 行动 |
|---|---|
| valid=true | 进 verilator 跑 sim |
| lint_clean=false | 重生成 1 次 |
| 重生成仍失败 | error="TB lint persistent"；人工介入 |
scripts/render_tb_py.py、scripts/run_gen_tb.py、scripts/parse_tb_lint.pyassets/tb_top.sv.tmpl、assets/seq.sv.tmpl、assets/coverage.sv.tmplreferences/uvm_quickref.md、references/cocotb_quickref.mdGotcha/sv_uvm_pitfalls.md项目级 Coding Style 参考：
wiki/codingstyle/systemverilog_styleguide.md — SystemVerilog Style Guide (systemverilog.io)wiki/codingstyle/freescale_verilog_standard.md — Freescale Verilog HDL Coding Standard SRS V3.2