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调用 Magic 8.3.641 执行 PD 操作：floorplan / place / DRC / layout extraction。触发场景：(1) bba-guru-pd 做 floorplan 与 placement；(2) routing 后做 DRC；(3) LVS 前 extract SPICE；(4) 显式 /bb-invoke-magic。
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基于 SOC 职业分类
基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
| name | bb-invoke-magic |
| description | 调用 Magic 8.3.641 执行 PD 操作：floorplan / place / DRC / layout extraction。触发场景：(1) bba-guru-pd 做 floorplan 与 placement；(2) routing 后做 DRC；(3) LVS 前 extract SPICE；(4) 显式 /bb-invoke-magic。 |
| user-invocable | true |
按 action 切换四种模式调 Magic：floorplan / place / drc / extract。
注（M-05 dedup）：
action=floorplan在本 skill 中保留为底层入口；bba-guru-pd 实际不直接调 floorplan，而是先调bb-create-floorplan生成 TCL，再以action=place把 TCL 执行（floorplan TCL 被place_design流程 source）。action=floorplan仅供 ad-hoc 调试场景使用。
bba-guru-pd| arg | type | required | 说明 |
|---|---|---|---|
| tech_file | path | true | ASAP7 Magic tech file（.tech） |
| layout_input | path | true | floorplan/place：.tcl；drc/extract：.def/.mag |
| action | enum | true | floorplan | place | drc | extract |
| design_name | string | true | — |
| top_module | string | true | — |
| stamp | string | false | <auto> |
| field | 值（按 action） |
|---|---|
artifact_path | drc→designs/<name>/pd/drc_report.txt；place→pd/placed.def；floorplan→pd/floorplan.mag；extract→pd/extracted.spice |
script_path | designs/<name>/pd/magic_<action>_<stamp>.tcl |
log_path | designs/<name>/pd/magic_<action>_<stamp>.log |
violations | int（drc） |
violation_list | [{type,layer,coord}]（drc） |
clean | bool（drc：violations==0） |
valid | bool |
error | string|null |
scripts/render_magic_tcl.py 按 action 生成 TCL：
# action=drc
tech load <tech_file>
load designs/<name>/pd/routed.def
drc check
drc count
drc find
writeall force
quit
# action=place
source <layout_input>
place_design
write_def designs/<name>/pd/placed.def
quit
# action=extract
tech load <tech_file>
load designs/<name>/pd/<top>.mag
extract all
ext2spice -o designs/<name>/pd/extracted.spice
quit
scripts/run_magic.py：
source ~/wrk/eda_opensources/eda_env.shmagic --version | grep "8.3" 否则 VERSION_MISMATCHtimeout 1800 magic -dnull -noconsole -T <tech_file> -rcfile /dev/null < <tcl> > <log> 2>&1DRC style.*?(\d+) error，violation 列表 (\w+) at (\d+),(\d+) layer (\w+)placed.def 存在 + size>0Error:extracted.spice 存在写 magic_<action>_<stamp>.json。
按 action 返回对应字段。bba-guru-pd：
bb-invoke-netgen| action | 通过 |
|---|---|
| drc | violations == 0 |
| place | placed.def 存在 |
| floorplan | log 无 Error |
| extract | extracted.spice 存在 |
失败 ≤5 次重试；超出开 synth-needs-fix。
scripts/render_magic_tcl.py、scripts/run_magic.py、scripts/parse_magic.pyreferences/asap7_magic_tech.mdGotcha/magic_pitfalls.md