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调用 OpenSTA 2.5.0 做静态时序分析（STA）。综合阶段验证 WNS/TNS；PD 阶段做 post-route signoff（多 PVT corner + SPEF）。触发场景：(1) bba-guru-synthesis 综合后查 timing；(2) bba-guru-pd 布线后跑 multi-corner signoff；(3) 显式 /bb-invoke-opensta。
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| name | bb-invoke-opensta |
| description | 调用 OpenSTA 2.5.0 做静态时序分析（STA）。综合阶段验证 WNS/TNS；PD 阶段做 post-route signoff（多 PVT corner + SPEF）。触发场景：(1) bba-guru-synthesis 综合后查 timing；(2) bba-guru-pd 布线后跑 multi-corner signoff；(3) 显式 /bb-invoke-opensta。 |
| user-invocable | true |
调用 OpenSTA 做 STA：综合阶段 verify-WNS；PD 阶段 multi-PVT-corner timing signoff（含 SPEF 反标）。
bba-guru-synthesis、bba-guru-pd| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| netlist | path | true | — | 综合后 netlist.v 或 PD 后 routed.def |
| sdc_path | path | true | — | constraints/*.sdc |
| tech_lib | path | true | — | ASAP7 Liberty（corner ↔ Liberty 一一对应） |
| top_module | string | true | — | 顶层名 |
| design_name | string | true | — | 路径 designs/<name>/[synth|pd]/ |
| spef | path | false | — | SPEF（PD 模式必须） |
| mode | enum | false | synth | synth | post_pd |
| corners | list | false | synth: ["tt_0p77v_25c"]；post_pd: ["ss_0p63v_m40c","tt_0p77v_25c","ff_0p88v_125c"] | PVT 列表 |
| stamp | string | false | <auto> |
| field | 值 |
|---|---|
artifact_path | synth: designs/<name>/synth/sta_<stamp>.json / post_pd: designs/<name>/pd/timing_signoff.json |
tcl_path | .../sta_<stamp>.tcl |
log_path | .../sta_<stamp>.log |
wns_ns | float（最差 corner） |
tns_ns | float |
timing_met | bool（所有 corner ≥ 0） |
corners | [{corner,wns_ns,tns_ns,timing_met}] |
valid | bool |
error | string|null |
scripts/render_sta_tcl.py 每个 corner 一段：
# corner=<corner_name>
read_liberty <tech_lib_for_corner>
read_verilog <netlist>
link_design <top_module>
read_sdc <sdc_path>
# post_pd: read_spef <spef>
# set_operating_conditions -analysis_type on_chip_variation
report_checks -path_delay max -format full_clock_expanded -group_count 10
report_wns
report_tns
report_power
多 corner 合并到一个 TCL，corner 间用 puts "=== CORNER <name> ==="。
scripts/run_sta.py：
source ~/wrk/eda_opensources/eda_env.shsta -V 含 2.5.0 否则 VERSION_MISMATCHtimeout 900 sta -exit <tcl> > <log> 2>&1exit:<rc>scripts/parse_sta.py 按 === CORNER <X> === 分段：
worst slack <float> → corner.wns_nstns <float> → corner.tns_nstiming_met = (wns_ns ≥ 0)写 sta_<stamp>.json（synth）或 timing_signoff.json（post_pd）。
返回 JSON。
bba-guru-synthesis：timing_met=false → 调 SDC / 重综合bba-guru-pd：timing_met=false → 开 synth-needs-fix issue| 状态 | 处理 |
|---|---|
timing_met=true | 进入下一阶段 |
wns < 0 (synth) | 调 abc options / 修 SDC，yosys 重综合 |
wns < 0 (post_pd) | 开 synth-needs-fix |
VERSION_MISMATCH | 修 eda_env.sh |
| Phase 2 timeout（900s） | error="STA_TIMEOUT" |
| 网表 link 失败 | log: Error: cannot link |
scripts/render_sta_tcl.py — Phase 1scripts/run_sta.py — Phase 2scripts/parse_sta.py — Phase 3references/asap7_corners.md — corner ↔ Liberty 映射references/sdc_cheatsheet.md — 常用 SDC 语法Gotcha/opensta_pitfalls.md — corner / SPEF / virtual clock 陷阱基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。