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调用 Verilator 5.012 编译 RTL + TB 并跑 coverage-driven simulation，产出 sim log / coverage.dat / VCD。触发场景：(1) bba-guru-verification 完成 TB 后跑回归；(2) RTL 修复后回归验证；(3) 显式 /bb-invoke-verilator。
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基于 SOC 职业分类
基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
| name | bb-invoke-verilator |
| description | 调用 Verilator 5.012 编译 RTL + TB 并跑 coverage-driven simulation，产出 sim log / coverage.dat / VCD。触发场景：(1) bba-guru-verification 完成 TB 后跑回归；(2) RTL 修复后回归验证；(3) 显式 /bb-invoke-verilator。 |
| user-invocable | true |
把 RTL（file_list.f）+ testbench（tb/tb_top.sv）编译为 verilator 可执行二进制并运行，产出 sim log、coverage 数据库、VCD 波形。
bba-guru-verificationbb-collect-coverage（读 coverage.dat）| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| file_list | path | true | — | file_list.f，每行一个 RTL 源 |
| tb_top | path | true | — | designs/<name>/tb/tb_top.sv |
| design_name | string | true | — | 路径 designs/<name>/sim_results/ |
| sim_time | string | false | --time-resolution-unit 1ns | 时间单位 |
| seed | int | false | 1 | +rand_seed=<seed> |
| enable_vcd | bool | false | true | 是否 --trace --trace-structs |
| stamp | string | false | <auto YYYYMMDD-HHMMSS> | 后缀 |
写入 designs/<name>/sim_results/，返回：
| field | 值 |
|---|---|
artifact_path | designs/<name>/sim_results/<stamp>.log |
coverage_dat | designs/<name>/sim_results/coverage.dat |
vcd_path | designs/<name>/sim_results/<stamp>.vcd (与 .log 同级，fix H-09) |
obj_dir | designs/<name>/sim_results/obj_dir_<stamp>/ |
script_path | designs/<name>/sim_results/run_sim_<stamp>.sh |
valid | bool（编译+运行成功） |
assertions_pass | bool（无 %Error / Assertion failed） |
sim_time_ns | int（log 末尾 $finish at） |
error | string|null |
scripts/render_verilator_sh.py 渲染：
#!/bin/bash
set -euo pipefail
source ~/wrk/eda_opensources/eda_env.sh
verilator --version | grep -q "Verilator 5.012" \
|| { echo "VERSION_MISMATCH"; exit 1; }
verilator --binary --coverage <vcd_flag> \
-f <file_list> <tb_top> \
--top-module tb_top \
-Mdir designs/<name>/sim_results/obj_dir_<stamp>/ \
-o sim_<stamp> -CFLAGS "-O2" -j 4
./designs/<name>/sim_results/obj_dir_<stamp>/sim_<stamp> \
+rand_seed=<seed> 2>&1 | tee designs/<name>/sim_results/<stamp>.log
verilator_coverage \
designs/<name>/sim_results/obj_dir_<stamp>/coverage.dat \
--write designs/<name>/sim_results/coverage.dat
<vcd_flag> = --trace --trace-structs 当 enable_vcd=true。
scripts/run_verilator.py：timeout 1800 bash <script_path>，追加 exit:<rc>。
scripts/parse_sim_log.py：
$finish at <ns> → sim_time_ns%Error / Assertion failed → assertions_pass=falseexit:<rc> ≠ 0 → valid=false写 sim_summary_<stamp>.json。
返回 JSON。下游 bb-collect-coverage 立即解析 coverage.dat。
| 状态 | 处理 |
|---|---|
valid && assertions_pass | 调 bb-collect-coverage |
| 断言失败 | 开 rtl-needs-fix |
| Phase 2 timeout（1800s） | error="SIM_TIMEOUT" |
VERSION_MISMATCH | 修复 eda_env.sh |
| 编译失败 | 反馈 %Error: <file>:<line> |
scripts/render_verilator_sh.py — Phase 1scripts/run_verilator.py — Phase 2scripts/parse_sim_log.py — Phase 3references/verilator_flags.mdGotcha/verilator_pitfalls.md