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解析 SystemVerilog RTL 为 AST JSON，供 CDC 检查 / signal path tracing / module dep 分析。统一 3 个后端 (pyverilog / verible / slang)，auto 模式自动降级。触发场景：(1) bba-guru-synthesis CDC 前；(2) bb-trace-signal-path / bb-find-module-deps 之前；(3) 显式 /bb-parse-ast。
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基于 SOC 职业分类
基于 AST 检查 CDC/RDC 违例：对比 MAS clock_domains 找跨域信号，检查是否被 2ff-sync CBB 保护。触发场景：(1) bba-guru-synthesis 综合前；(2) 显式 /bb-check-cdc。
调用 verible-verilog-lint 检查 SV 源码。src 必须可综合（零 syntax error），tb 允许 verification constructs。发现 src error 时自动修复重检（max 3 iter）。触发：(1) bba-guru-rtl 生成后；(2) RTL 修复重检；(3) 显式 /bb-check-lint。
解析 Verilator coverage.dat + sim log，输出 functional + code coverage 数值，判断是否 100% 达标。触发场景：(1) bb-invoke-verilator 后；(2) 每次回归后；(3) 显式 /bb-collect-coverage。
从 MAS（io_ring/pad_list/clock_plan）+ 综合网表生成 Magic floorplan TCL，交给 bb-invoke-magic 执行。触发场景：(1) bba-guru-pd 综合后做 floorplan；(2) DRC 失败后调整 utilization 重生成；(3) 显式 /bb-create-floorplan。
从 MAS（clock_domains / io_timing / path_exceptions）派生 Synopsys SDC 时序约束文件，OpenSTA 语法校验。触发场景：(1) bba-guru-synthesis 综合前；(2) post-PD timing fail 修订约束；(3) 显式 /bb-create-sdc。
扫描 RTL 目录提取模块层次依赖，拓扑排序后写 file_list.f（叶模块在前，top 在最后），供 Yosys/Verilator 使用。触发场景：(1) bba-guru-rtl 生成 RTL 后生成 file_list；(2) 显式 /bb-find-module-deps。
| name | bb-parse-ast |
| description | 解析 SystemVerilog RTL 为 AST JSON，供 CDC 检查 / signal path tracing / module dep 分析。统一 3 个后端 (pyverilog / verible / slang)，auto 模式自动降级。触发场景：(1) bba-guru-synthesis CDC 前；(2) bb-trace-signal-path / bb-find-module-deps 之前；(3) 显式 /bb-parse-ast。 |
| user-invocable | true |
| arguments | [{"name":"file_list","type":"path","required":true,"description":"file_list.f"},{"name":"design_name","type":"string","required":true},{"name":"backend","type":"enum<auto,pyverilog,verible,slang>","required":false,"default":"auto","description":"auto = pyverilog → verible → slang 自动降级"},{"name":"output_format","type":"enum<json,pickle>","required":false,"default":"json"},{"name":"stamp","type":"string","required":false,"description":"默认 <auto YYYYMMDD-HHMMSS>"}] |
解析 RTL 为 AST JSON。统一 3 个后端，对下游透明。
bba-guru-synthesis、bb-check-cdc、bb-trace-signal-path、bb-find-module-deps| backend | 触发条件 | 实现 |
|---|---|---|
auto | 默认 | 按 pyverilog → verible → slang 顺序尝试 |
pyverilog | 显式指定 | 纯 Python，覆盖 SystemVerilog 2012 子集 |
verible | 显式指定或 pyverilog 失败 | verible-verilog-syntax，覆盖 SV 2017 |
slang | 显式指定或前两者都失败 | slang，覆盖 SV 2017 + UVM |
| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| file_list | path | true | — | file_list.f |
| design_name | string | true | — | — |
| backend | enum | false | auto | auto|pyverilog|verible|slang |
| output_format | enum | false | json | json|pickle |
| stamp | string | false | <auto> | — |
| field | 值 |
|---|---|
artifact_path | designs/<name>/ast/ast_<stamp>.json |
script_path | designs/<name>/ast/parse_ast_<stamp>.{py|sh} |
backend_used | pyverilog|verible|slang |
valid | bool |
error | string (e.g. UNSUPPORTED_SV_SYNTAX) |
scripts/render_parser_py.pyscripts/render_fallback_sh.py（参数 --backend verible）scripts/render_fallback_sh.py（参数 --backend slang）timeout 600 uv run python <script_path> 或 bash <script_path>（verible/slang 是 shell）。
scripts/parse_ast_output.py（pyverilog 输出归一化）scripts/parse_fallback_output.py + scripts/normalize_{verible,slang}.py（verible/slang 输出归一化）归一化输出 schema 对所有 backend 一致，下游可直接消费。
返回 JSON。error=UNSUPPORTED_SV_SYNTAX 仅在 backend=pyverilog 且 auto 模式禁用时返回。
scripts/render_parser_py.py — pyverilog 渲染scripts/parse_ast_output.py — pyverilog 输出归一化scripts/run_parser.py — pyverilog 驱动scripts/render_fallback_sh.py — verible/slang 渲染（shell wrapper）scripts/parse_fallback_output.py — verible/slang 输出归一化主入口scripts/normalize_verible.py / scripts/normalize_slang.py — 后端特定归一化references/fallback/*.md — verible / slang 后端文档Gotcha/ — pyverilog 已知陷阱