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安路 FPGA bitstream 生成 skill。Use when: 需要执行、排查或审阅 TD 的 bitgen、setup_debugger、export_bitgen_param、export_bid，确认从已放行的 pr.db 到 .bit/.bid/.bitgen_param.f 的边界、输入、交付物和放行条件，判断问题属于 bitgen 参数、前置 pr.db、probe/debugger 还是文件/权限，并避免把 route 或下载交付误塞进 bitstream 阶段。
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基于 SOC 职业分类
安路 FPGA 代码设计 skill。Use when: 需要把已分析清楚的需求落成一致风格的 RTL，规范接口、简化 primitive 引脚连接、保持可扩展可移植，并形成交给 anlogic-testbench 的设计交付。
Use when Anlogic FPGA verification inputs are ready and Codex needs to run ModelSim, organize `run.do` plus `wave.do`, preserve waveform artifacts, export `.vcd` from `.wlf`, and produce a pass/fail/block conclusion that is valid for downstream waveform extraction and signal comparison.
Use when Anlogic FPGA work still needs requirement decomposition, device and resource judgment, interface analysis, module partitioning, timing/data-flow planning, or upstream design direction. This stage must decide when the requirement is clear enough to hand off either to `anlogic-python-signal-pre-research` for a reference timing baseline or to later specialist Anlogic skills.
安路 FPGA 布局布线 flow skill。Use when: 需要执行、排查或审阅 TD 物理实现阶段的 opt_place、opt_route，确认从 gate.db 到 pr.db 的边界、输入、交付物和放行条件，判断问题属于 place、route、hold 修复、时钟/拥塞/DRC，避免把综合问题或 bitgen 交付误塞进物理实现阶段。
Use when Anlogic FPGA verification is already complete and Codex needs to create the TD project from validated design inputs, constraints, IP, and wrappers. This stage begins only after `anlogic-modelsim`, `anlogic-wave-signal-analyzer`, and `anlogic-signal-comparison` have produced a clean release conclusion.
安路 FPGA 综合 flow skill。Use when: 需要执行、排查或审阅 TD 综合阶段的 read_design、opt_rtl、opt_gate，确认综合阶段的输入、边界、交付物和放行条件，判断问题属于工程入口、RTL/IP、约束还是 primitive 映射，并避免把 place、route、bitgen 的等待和动作误塞进综合阶段。
| name | anlogic-create-bitstream |
| description | 安路 FPGA bitstream 生成 skill。Use when: 需要执行、排查或审阅 TD 的 bitgen、setup_debugger、export_bitgen_param、export_bid，确认从已放行的 pr.db 到 .bit/.bid/.bitgen_param.f 的边界、输入、交付物和放行条件，判断问题属于 bitgen 参数、前置 pr.db、probe/debugger 还是文件/权限，并避免把 route 或下载交付误塞进 bitstream 阶段。 |
把已放行的 *_pr.db 推进到 bitstream 阶段交付物，并只对 bitgen 及其紧邻的 debugger/参数导出收尾负责。
依据 TD 6.2.1 官方脚本：
DefaultFlow.tcl 的最后阶段是 bitgen_funPRFlow.tcl 也是在 opt_route 后才进入 bitgenMultiSeed.tcl 同样把 bitgen 放在 opt_route 之后因此，本 skill 的边界固定为：
*_pr.db、route 状态和可选 probe/debugger 配置.bit、可选 .bid、.bitgen_param.f 以及 debugger/probe 相关可复用产物*_pr.db、bitgen 参数、外部文件、probe/debugger 还是权限/路径.bit、.bid、.bitgen_param.f 是否为本轮有效交付anlogic-download 或后续调试流程opt_route 是否健康收敛，除非上游 *_pr.db 明显失效满足下面任一条件，就应停在 bitstream 阶段给出结论，而不是继续无效等待：
.error.f 已表明 bitgen / debugger 收尾失败.bit、.bitgen_param.f 或本轮 .bitgen.end.f 缺失anlogic-place-route 的有效 *_pr.dbroute_flow.status 与关键 route 时序结论.prj 或当前 phy_1 runcpcList / probe 配置*.bit*.bid.bitgen_param.fcw/compiled.cwc 或同类 debugger/probe 产物anlogic-download 消费的是 bitstream 及其下载交付需求，不负责生成 .bitanlogic-debug 消费的是下载后或在线调试阶段现象，不负责替 bitgen 产物补齐这意味着：
.bit 或 .bitgen_param.f 还不可信，就不能把问题推给下载阶段DefaultFlow.tclbitstream 阶段真实命令顺序是：
bitgen_fun
commit_param -step bitgenimport_chipprobe_configcompile_probebitgen -bit $prj_name.bitsetup_debuggerexport_bitgen_param -file .bitgen_param.f关键结论：
bitgen 是 bit 文件的核心生成动作setup_debugger 与 export_bitgen_param 是 bitstream 阶段内部收尾动作，不是下载阶段动作PRFlow.tclPR bitgen 流说明：
bitgen 仍在 export_db ${prj_name}_pr.db 之后执行export_bitgen_param -file .bitgen_param.f 仍在本阶段导出关键结论：
static_pr.db、*_pr.db 或 route 交付不完整，不应直接推进 bitgenMultiSeed.tcl它说明 bitgen 是 seed 物理实现的下游而不是其一部分：
opt_place、opt_route 后才 bitgen -bitsetup_debugger关键结论：
只有当问题仍落在下面几类时，才留在本 skill：
bitgensetup_debuggerexport_bitgen_paramexport_bidimport_chipprobe_configcompile_probe如果用户已经在问：
那已经越过本 skill 边界，应切到 anlogic-download 或 anlogic-debug。
phy_1 目录里的 Tcl、bat、日志、marker 与 bitgen 产物固定检查顺序：
*_pr.db 是否来自本轮 route、route 结论是否允许 bitgenbitgensetup_debuggerexport_bitgen_param.bit.bid.bitgen_param.fcompiled.cwc最终结论必须显式二选一：
允许放行到 anlogic-download / 后续下载调试停留在 anlogic-create-bitstream 修复不要给模糊说法，例如“bit 看起来应该能用”。
重点确认：
*_pr.db 是否为本轮 route 产物route_flow.status 是否支持放行常见失败归因：
*_pr.db 被重复使用bitgen重点确认：
bitgen -bit <name>.bit-compress、-security、-cfg_file、-dispersed 等选项.bit 是否为本轮新产物常见失败归因：
交付要求：
.bitgen.end.f 存在.bit 为本轮有效产物重点确认：
import_chipprobe_configcompile_probesetup_debuggerexport_bitgen_param -file .bitgen_param.f常见失败归因：
compile_probe 没有执行或输出不完整setup_debugger 被跳过.bit，但调试复用链路缺失交付要求：
.bitgen_param.f 存在关注这些文件：
.bitgen.begin.f.bitgen.end.f.bitgen.error.f等待规则：
.bitgen.error.f，直接按当前阶段失败处理ERROR、FATAL、failed、cannot、unable to、minidump，且 .bitgen.end.f 未生成，不继续等.bitgen.begin.f 没有 .bitgen.end.f，并且日志、.bit、.bid、.bitgen_param.f 连续两轮都无变化，按卡住或异常中断处理.bit 就宣告本轮 bitgen 成功.bit，忽略 .bitgen_param.f、.bid 或 debugger/probe 产物完成任务时至少给出：
.bit、.bid、.bitgen_param.f 是否已生成且是否为本轮有效交付.bitgen.error.fanlogic-download 或后续调试的前提anlogic-place-routepr.db 无效，回切 anlogic-place-routeanlogic-downloadanlogic-debuganlogic-learningsBIT-*、RAM 初始化、权限/路径、PCIe bit 配置等高频告警时-compress、-security、-cfg_file、probe/debugger 相关选项要显式标注，不要凭习惯假设已启用