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Xilinx Vivado 平台 Verilog FPGA 开发综合指南，基于真实工程经验整理。 涵盖编码规范、流水线架构、时序优化、跨时钟域处理、综合实现技巧和调试方法。 适用场景： （1）编写符合 Vivado 综合规范的 Verilog 模块； （2）设计带时序约束的 FPGA 数据通路； （3）实现流水线、FSM、跨时钟域等常规设计模式； （4）优化资源占用与时序收敛； （5）审查 RTL 代码的可综合性与正确性； （6）调试综合、实现及上板问题。 每当用户提及 Verilog 编写、FPGA 时序、Vivado 综合报错、RTL 代码审查或上板调试相关问题时， 请主动调用本技能，即使用户未明确指定工具链或技能名称。