소스 정보
- 저장소
- babyworm/rtl-agent-team
- 최근 소스 활동
- 2026년 8월 19일 01:07
- 감지된 SKILL.md 언어
- 영어
- 스타
- 50
- 포크
- 11
설치 방법
기본적으로 소스를 먼저 확인하는 Prompt가 선택됩니다. 직접 명령으로 전환하거나 로컬 사본을 다운로드할 수도 있습니다.
소스 파일 검토
설치 여부를 결정하기 전에 SKILL.md와 SkillsMP에 표시된 보조 파일을 읽어 보세요.
메뉴
기본적으로 소스를 먼저 확인하는 Prompt가 선택됩니다. 직접 명령으로 전환하거나 로컬 사본을 다운로드할 수도 있습니다.
설치 여부를 결정하기 전에 SKILL.md와 SkillsMP에 표시된 보조 파일을 읽어 보세요.
Codex 또는 Claude로 설치 이 Prompt를 복사해 Codex, Claude 또는 다른 어시스턴트에 붙여 넣으면 Skill 페이지를 검토하고 설치를 진행할 수 있습니다.
직접 명령은 검토 Prompt를 거치지 않습니다. 실행하기 전에 소스를 확인하세요.
npx skills add https://github.com/babyworm/rtl-agent-team --skill sim-tool-profiles명령은 한 줄로 유지됩니다. 복사하기 전에 가로로 스크롤해 전체 내용을 확인하세요.
로컬 사본을 원하시나요? SkillsMP에서 현재 제공할 수 있는 파일을 다운로드하세요.
Initialize RTL project workspace: directory structure, coding rules, phase guides. Run once per project. Triggers: 'init project', 'new project'.
Internal reference: rtl p5 verify policy (agent-loaded; do not invoke).
P5 formal verification: SVA proof via SymbiYosys BMC/induction on lint-clean RTL. Triggers 'formal verification', 'prove property', 'SVA'.
SKILL.md 표시 중
| name | sim-tool-profiles |
| description | Internal reference: sim tool profiles (agent-loaded; do not invoke). |
| user-invocable | false |
scripts/run_sim.shverilator:
scripts/run_sim.sh --sim verilator --top <tb_top> -f rtl/filelist_top.f --outdir sim/reports --traceiverilog:
scripts/run_sim.sh --sim iverilog --top <tb_top> -f rtl/filelist_top.f --outdir sim/reportsvcs:
scripts/run_sim.sh --sim vcs --top <tb_top> -f rtl/filelist_top.f --outdir sim/reportsxrun:
scripts/run_sim.sh --sim xrun --top <tb_top> -f rtl/filelist_top.f --outdir sim/reportsquesta:
scripts/run_sim.sh --sim questa --top <tb_top> -f rtl/filelist_top.f --outdir sim/reportsThe exact binaries and switches run_sim.sh uses per simulator. These are the
shapes each vendor documents; changing them silently breaks the stage.
| Simulator | Compile | Elaborate | Run |
|---|---|---|---|
verilator | verilator --binary (or --cc) | — | generated executable |
iverilog | iverilog -g2012 | — | vvp |
vcs | vcs -full64 -sverilog +v2k -o <exe> | (compile produces simv) | <exe> |
xrun | xrun -compile -sv -xmlibdirname <lib> | xrun -elaborate -sv -xmlibdirname <lib> -top <tb> | xrun -R -xmlibdirname <lib> |
questa | vlib work + vlog -sv -work work | vopt +acc -work work <tb> -o <tb>_opt | vsim -c -work work <tb>_opt -do "..." |
Xcelium gotcha: -compile only parses and analyses — it does not write a
snapshot. -R reinvokes an existing snapshot without recompiling or
re-elaborating, so the -elaborate step is what makes -R work at all. All three
steps must name the same -xmlibdirname.
Code coverage must be enabled at both compile and runtime for all commercial simulators.
| Simulator | Compile Flag | Runtime Flag | Coverage DB | Merge Tool |
|---|---|---|---|---|
| VCS | -cm line+cond+fsm+tgl+branch | -cm line+cond+fsm+tgl+branch -cm_dir <dir>.vdb | .vdb directory | urg -dir *.vdb -format both |
| Xcelium | -coverage all | -coverage all -covworkdir <dir>/cov_work -covscope tb_top | cov_work/ directory | imc -exec merge.tcl |
| Questa | +cover=bcestf (at vlog) | -coverage (at vsim) + -do "coverage save -onexit <file>.ucdb" | .ucdb file | vcover merge out.ucdb *.ucdb |
Questa gotcha: +cover=bcestf at vlog compile is mandatory — runtime -coverage alone collects nothing.
UVM regression runner: {plugin_root}/skills/rtl-p5s-uvm-verify/scripts/run_regression_uvm.sh ({plugin_root} = plugin root from .rat/state/spawn-context.json)
toolstatus (pass or fail)errors_countwarnings_countlog_pathreplay_path