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rtl-design

Use when writing or modifying Verilog/SystemVerilog RTL, or recording each child's file layout and constraint annotations; not for verification, lint, or synthesis.

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来源信息

仓库
chipweaver/veripower
最近来源活动
2026年8月22日 03:01
检测到的 SKILL.md 语言
英语
星标
4
分支
1

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