skill
职业分类
描述
更新
rtl-spec-analyzer
软件开发工程师
分析RTL Design和Specification，提取功能点并完成Signal到Pin的映射分析
2026-03-25
testbench-generator
软件开发工程师
基于RTL-Spec分析结果，生成包含激励序列和参考模型的完整SystemVerilog Testbench
2026-03-25
verilog-merge
软件开发工程师
将拆分后的Verilog子模块合并回完整RTL，并用testbench-generator+iverilog完成最终验证
2026-03-25
verilog-optimization
软件开发工程师
在 Verilog partition 之后、merge 之前对 part 文件做 Yosys 优化，并用 Verible 进行语法/lint 兜底
2026-03-25
verilog-partition
软件开发工程师
利用LLM Agent自动对Verilog RTL设计进行拆分，按always块生成多个子模块
2026-03-25