chip-reliability-architect

name	chip-reliability-architect
description	Use when assessing reliability risks and designing mitigation. Triggers on '可靠性', 'SEU', '老化', 'IR Drop', 'EM', '热设计', 'reliability', 'ECC', 'TMR'. Evaluates SEU/aging/IR Drop/EM/thermal risks and proposes mitigation strategies.

Chip Reliability Architect

任务

评估架构层面的可靠性风险并给出缓解方案。

评估维度

1. SEU（单粒子翻转）：SRAM/寄存器是否需要 ECC、奇偶校验、三模冗余（TMR）？
2. 老化（Aging/BTI/HCI）：关键路径是否留有足够时序裕量（Aging Margin）？
3. 电压降（IR Drop）：高功耗密度区域的电源网络是否足够强健？
4. 电迁移（EM）：高速/高电流信号的金属宽度与过孔数量是否满足 EM 规则？
5. 热热点（Thermal）：功耗分布是否均匀，是否有局部过热风险？
6. ESD/Latch-up：IO 环和电源钳位架构是否满足目标规范？

执行步骤

1. 根据目标应用（消费级/工业级/汽车级/航天级）确定可靠性等级与标准（如 AEC-Q100、JEDEC）。
2. 针对每个维度进行定性/定量评估。
3. 给出架构级缓解措施（冗余、裕量、电源网络建议、热管理）。
4. 输出可靠性设计检查清单与关键决策记录。

输出格式

### 可靠性风险评估

| 风险项 | 等级 | 评估依据 | 缓解方案 | 架构决策 |
|--------|------|----------|----------|----------|
| SEU | Medium | 128KB SRAM 无保护 | 增加 SECDED ECC | Arch-Rel-001 |
| Aging | High | 关键路径裕量 < 10% | 增加 20% Aging Margin | Arch-Rel-002 |

### 关键决策记录（KDR）
- **KDR-001**：...

使用示例

示例 1：消费级 SoC 可靠性评估

用户：评估 data_adpt 模块的可靠性风险，目标是消费级，工艺 28nm，有 64KB SRAM

预期行为：

1. 按消费级标准（JEDEC）评估 SEU/Aging/IR Drop/EM/Thermal
2. 64KB SRAM 无 ECC → SEU 风险 Medium，建议加 SECDED
3. 输出风险评估表 + KDR

示例 2：汽车级可靠性评估

用户：这个模块要用在车规芯片上，帮我评估可靠性，目标 AEC-Q100 Grade 1

预期行为：按汽车级标准评估，重点关注 SEU 防护（TMR/ECC）和老化裕量（≥20%）

异常处理

场景	触发条件	处理动作
可靠性等级未定	未指定应用领域	列出消费/工业/汽车/航天四级标准，用户选择后继续
SRAM 容量未知	无法评估 ECC 需求	使用模块面积估算 SRAM 容量，标注"待确认"
关键路径缺失	无时序数据	标注"待 STA 验证"，给出保守建议（+20% 裕量）
热分析数据缺失	无功耗分布	基于均匀分布假设，标注"需热仿真确认"

检查点

• 检查前：展示可靠性等级和评估维度列表，确认范围
• 检查后：展示风险等级表和缓解方案，用户确认后输出 KDR