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ComenzarRepositorio de GitHub
RTL-CLAW
RTL-CLAW contiene 5 skills recopiladas de TONGJI-EDA-LAB, con cobertura ocupacional por repositorio y páginas de detalle dentro del sitio.
skills recopiladas
5
Stars
59
actualizado
2026-03-25
Forks
11
Cobertura ocupacional
1 categorías ocupacionales · 100% clasificado
explorador de repositorios
Skills en este repositorio
creador/repositorio/skill
skill
ocupación
descripción
actualizado
rtl-spec-analyzer
Ingenieros electrónicos (excepto computadoras)
分析RTL Design和Specification，提取功能点并完成Signal到Pin的映射分析
2026-03-25
testbench-generator
Ingenieros electrónicos (excepto computadoras)
基于RTL-Spec分析结果，生成包含激励序列和参考模型的完整SystemVerilog Testbench
2026-03-25
verilog-merge
Ingenieros electrónicos (excepto computadoras)
将拆分后的Verilog子模块合并回完整RTL，并用testbench-generator+iverilog完成最终验证
2026-03-25
verilog-optimization
Ingenieros electrónicos (excepto computadoras)
在 Verilog partition 之后、merge 之前对 part 文件做 Yosys 优化，并用 Verible 进行语法/lint 兜底
2026-03-25
verilog-partition
Ingenieros electrónicos (excepto computadoras)
利用LLM Agent自动对Verilog RTL设计进行拆分，按always块生成多个子模块
2026-03-25