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ComeçarRepositório GitHub
RTL-CLAW
RTL-CLAW contém 5 skills coletadas de TONGJI-EDA-LAB, com cobertura ocupacional por repositório e páginas de detalhe dentro do site.
skills coletadas
5
Stars
59
atualizado
2026-03-25
Forks
11
Cobertura ocupacional
1 categorias ocupacionais · 100% classificado
explorador de repositórios
Skills neste repositório
criador/repositório/skill
skill
ocupação
descrição
atualizado
rtl-spec-analyzer
Engenheiros eletrônicos (exceto computadores)
分析RTL Design和Specification，提取功能点并完成Signal到Pin的映射分析
2026-03-25
testbench-generator
Engenheiros eletrônicos (exceto computadores)
基于RTL-Spec分析结果，生成包含激励序列和参考模型的完整SystemVerilog Testbench
2026-03-25
verilog-merge
Engenheiros eletrônicos (exceto computadores)
将拆分后的Verilog子模块合并回完整RTL，并用testbench-generator+iverilog完成最终验证
2026-03-25
verilog-optimization
Engenheiros eletrônicos (exceto computadores)
在 Verilog partition 之后、merge 之前对 part 文件做 Yosys 优化，并用 Verible 进行语法/lint 兜底
2026-03-25
verilog-partition
Engenheiros eletrônicos (exceto computadores)
利用LLM Agent自动对Verilog RTL设计进行拆分，按always块生成多个子模块
2026-03-25