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RTL-CLAW
RTL-CLAW contient 5 skills collectées depuis TONGJI-EDA-LAB, avec une couverture métier par dépôt et des pages de détail sur le site.
skills collectés
5
Stars
59
mis à jour
2026-03-25
Forks
11
Couverture métier
1 catégories métier · 100% classifié
explorateur de dépôts
Skills dans ce dépôt
créateur/dépôt/skill
skill
métier
description
mis à jour
rtl-spec-analyzer
Ingénieurs électroniques (sauf informatique)
分析RTL Design和Specification，提取功能点并完成Signal到Pin的映射分析
2026-03-25
testbench-generator
Ingénieurs électroniques (sauf informatique)
基于RTL-Spec分析结果，生成包含激励序列和参考模型的完整SystemVerilog Testbench
2026-03-25
verilog-merge
Ingénieurs électroniques (sauf informatique)
将拆分后的Verilog子模块合并回完整RTL，并用testbench-generator+iverilog完成最终验证
2026-03-25
verilog-optimization
Ingénieurs électroniques (sauf informatique)
在 Verilog partition 之后、merge 之前对 part 文件做 Yosys 优化，并用 Verible 进行语法/lint 兜底
2026-03-25
verilog-partition
Ingénieurs électroniques (sauf informatique)
利用LLM Agent自动对Verilog RTL设计进行拆分，按always块生成多个子模块
2026-03-25