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LoslegenGitHub-Repository
RTL-CLAW
RTL-CLAW enthält 5 gesammelte Skills von TONGJI-EDA-LAB, mit Repository-Berufsabdeckung und Skill-Detailseiten auf SkillsMP.
gesammelte Skills
5
Stars
59
aktualisiert
2026-03-25
Forks
11
Berufsabdeckung
1 Berufskategorien · 100% klassifiziert
Repository-Explorer
Skills in diesem Repository
Creator/Repository/Skill
Skill
Beruf
Beschreibung
Aktualisiert
rtl-spec-analyzer
Elektronikingenieure (außer Computer)
分析RTL Design和Specification，提取功能点并完成Signal到Pin的映射分析
2026-03-25
testbench-generator
Elektronikingenieure (außer Computer)
基于RTL-Spec分析结果，生成包含激励序列和参考模型的完整SystemVerilog Testbench
2026-03-25
verilog-merge
Elektronikingenieure (außer Computer)
将拆分后的Verilog子模块合并回完整RTL，并用testbench-generator+iverilog完成最终验证
2026-03-25
verilog-optimization
Elektronikingenieure (außer Computer)
在 Verilog partition 之后、merge 之前对 part 文件做 Yosys 优化，并用 Verible 进行语法/lint 兜底
2026-03-25
verilog-partition
Elektronikingenieure (außer Computer)
利用LLM Agent自动对Verilog RTL设计进行拆分，按always块生成多个子模块
2026-03-25